集成电路版图设计与工具

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1、第8章集成电路版图设计与工具1第8章集成电路版图设计与工具•版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。2•设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有

2、设计版图的功能，CadenceDesignSystem就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。3第8章集成电路版图设计与工具8.1工艺流程的定义8.2版图几何设计规则8.3版图图元8.4版图设计准则8.5电学设计规则与布线8.6基于Cadence平台的全定制IC设计8.7芯片的版图布局8.8版图设计的注意事项48.1工艺流程的定义版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。芯片制造时所

3、需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”或“取反”）获得。5TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表8.1。沟道长(μ金属布多晶硅电源阀值电压31级环行m)线层数布线层电压振荡器频（V）数(V)率(MHz)0.35323.3W/LNMOPMOS196.17S0.6/0.400.54-0.773.6/0.400.58-0.766表8.2MOSIS为TSMC0.35μmCMOS工艺定义的全部工艺层层名层号对应的CIF说明(GDSII)

4、名称Contact25CCC接触孔N_well42CWNN阱Active43CAA有源层P_plus_select44CSPP型扩散N_plus_select45CSNN型扩散Poly46CPG多晶硅Electrode56CEL第二层多晶硅Metal149CMF第一层金属Via50CVA连接第一与第二层金属的接触孔Metal251CMS第二层金属Via261CVS连接第二与第三层金属的接触孔Metal362CMT第三层金属Glass52COG钝化玻璃7¢FeaturesizeL=0.18um¢VDD1.

5、8V/2.5V¢DeepNWELLtoreducesubstratenoise¢MIMcapacitor(1fF/um^2)¢Thick-top-metalforinductor¢6Metal1Poly¢Polycideresistor(7.5Ohm/sq)¢HighN/Pimplantresistor(59Ohm/sq,133Ohm/sq)¢M1-M5(78mOhm/sq)Thick-top-metal(18mOhm/sq)8第8章集成电路版图设计与工具8.1工艺流程的定义8.2版图几何设计规则8.3

6、版图图元8.4版图设计准则8.5电学设计规则与布线8.6基于Cadence平台的全定制IC设计8.7芯片的版图布局8.8版图设计的注意事项98.2版图几何设计规则•芯片加工：从版图到裸片制版加工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？10引言所设计的版图：11引言加工后得到的实际芯片例子：12•加工过程中的非理想因素–制版光刻的分辨率问题–多层版的套准问题–表面不平整问题–流水中的扩散和刻蚀问题–梯度效应13¾解决办法¢厂家提供的几何设计规则(topologicaldesignrule)

7、，确保完成设计功能和一定的芯片成品率，这些设计规则直接由流片厂家提供。几何设计规则是版图设计和工艺之间的接口。¢设计者的设计准则(‘rule’forperformance)，用以提高电路的某些性能，如匹配，抗干扰，速度等14¢几何设计规则主要包括各层的最小宽度、层与层之间的最小间距等。151.最小宽度(minWidth)最小宽度指封闭几何图形的内边之间的距离如图7.1所示：图8.3宽度定义在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提

8、示。16TSMC_0.35μmCMOS工艺中各版图层的线条最小宽度最小宽度(minWidth)层(layer)单位：lambda=0.2μmN阱(N_well)12扩散层(P_plus_select/N_plus_select)2多晶硅(Poly)2有源层(Active)3接触孔(Contact)2*2(固定尺寸)第一层金属(Metal1)3接触孔(Via1)2*2(固定尺寸)第二层金属(Metal2)3第二层多晶硅(Electrode)3