基于fpga的uart设计

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1、郑州轻工业学院EDA技术课程设计题目：基于FPGA的UART设计姓名：王苗龙专业班级：电信13-01学号：541301030134院（系）：电子信息工程学院指导教师：杜海明、任景英完成时间：2016年6月26日郑州轻工业学院课程设计任务书题目基于FPGA的UART设计专业、班级电子信息工程13-1学号34姓名王苗龙主要内容、基本要求、主要参考资料等：主要内容：要求学生使用硬件描述语言描述硬件功能，利用FPGA并采用模块化设计方法设计UART（通用异步收发器）的各个模块。其中包括波特发生器，程序控制器，UART数据接收器和

2、UART数据发送器，本文采用的外部时钟为48MHZ，波特率为9600。在软件上进行设计、编译和仿真。基本要求：1、掌握FPGA的程序设计方法。2、掌握硬件描述语言语法。3、程序设计完成后要求在软件中实现功能仿真。主要参考资料：1、夏宇闻.Verilog数字系统设计教程[M].北京：北京航空航天大学出版社，20032、潘松，王国栋.VHDL实用教程「M].成都:电子科技大学出版社，2003.完成期限：2016.6.21—2016.6.28指导教师签名：课程负责人签名：2016年6月18日基于FPGA的UART设计摘要通用串

3、口是远程通信接口，在数字系统使用很普遍，是一个很重要的部件。本论文使用VerilogHDL语言描述硬件功能，利用QuartusII10.0在AltreaEP3C10E144C8N芯片上的综合描述,采用模块化设计方法设计UART（通用异步收发器）的各个模块。其中包括波特发生器，程序控制器，UART数据接收器和UART数据发送器，本文采用的外部时钟为50MHZ，波特率为9600。在QuartusII11.0和Modelsim10.0环境下进行Testbench设计、编译和仿真，经分析程序编译仿真表明系统数据完全正确。并在Al

4、treaEP3C10E144C8N核心板上验证，也得到了相同的结果，证明本设计符合设计预期要求。关键词：VerilogHDL;UART;TestBench;FPGA目录1概述..................................................11.1Verilog语言.........................................11.2FPGA介绍...........................................12UART协议时序.........

5、.................................32.1UART协议...........................................32.2收发时序图..........................................43工程设计介绍...........................................53.1工程顶层代码.........................................53.2Testbench顶层代码.......

6、.............................83.3RTL状态图..........................................73.4逻辑资源利用概况图...................................73.5用modelsim进行仿真..................................84测试..................................................94.1测试核心板....................

7、......................94.2上位机测试.........................................104.3结论..............................................105个人总结..............................................11参考文献................................................12附录1核心板原理图....................

8、.................13附录2PCB模型图........................................141概述1.1Verilog语言VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完