基于fpga的uart设计与实现

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1、第２３卷第２期中原工学院学报Ｖｏｌ．２３Ｎｏ．２２０１２年４月ＪＯＵＲＮＡＬＯＦＺＨＯＮＧＹＵＡＮＵＮＩＶＥＲＳＩＴＹＯＦＴＥＣＨＮＯＬＯＧＹＡｐｒ．，２０１２文章编号：１６７１－６９０６（２０１２）０２－００６６－０４基于ＦＰＧＡ的ＵＡＲＴ设计与实现董秀洁，付凯（中原工学院，郑州４５０００７）摘要：提出了一种基于ＦＰＧＡ的ＵＡＲＴ的实现方法．利用有限状态机和硬件描述语言ＶＨＤＬ实现了通用异步收发器ＵＡＲＴＩＰ核的设计，给出了用ＶＨＤＬ实现ＵＡＲＴ的数学模型，并进行了仿真分析．结果表明，各项通信指标均满足要求，并可提高系统的可靠性和稳定性

2、．关键词：有限状态机；硬件描述语言；通用异步收发器；ＦＰＧＡ中图分类号：ＴＮ４０２文献标志码：ＡＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１６７１－６９０６．２０１２．０２．０１５通用异步收发器（ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓＲｅ－片的缺点，提高了ＦＰＧＡ系统的集成度，使ＦＰＧＡ系ｃｅｉｖｅｒＴｒａｎｓｍｉｔｔｅｒ，ＵＡＲＴ）是一种能够支持近距离和统有强大的现场可编程能力，也使系统更加稳定而可［２－３］远距离传输的异步串行接口．由于异步串行通信接口靠．具有传输线少、成本低、可靠性高、实现简单等优点，广［１］泛地应用于ＰＣ和外设数据

3、间的交换．在当今流行１ＵＲＡＴ工作原理的嵌入式微处理器芯片的设计中，异步串行通信接口已成为不可缺少的一部分．本文采用硬件描述语言ＵＡＲＴ的一帧数据由起始位、数据位、奇偶校验［４］ＶＨＤＬ，设计了一个具有ＵＡＲＴ功能的模块，将位和停止位组成．ＵＡＲＴ的数据帧格式如图１所ＵＡＲＴ的功能集成到ＦＰＧＡ芯片内部，解决了传统芯示．图１ＵＡＲＴ的数据帧格式收发双方通信时，首先在数据帧中设置起始位和每一帧的信息在传送之前，传输线处于逻辑高电停止位，在一个有效数据信息正式发送前，发送器先发平状态．在传送一个字符信息的时候，首先发送起始位送一个起始位，然后

4、开始发送有效字符位，在有效字符逻辑，一般为低电平；紧随其后发送的是５到８位的信位发送结束时再发送一个停止位．这样，由起始位到停息位，先传送低位后传送高位；发送完字符的最高位之止位构成一帧．这种通信方式又称为起止式异步通信后，是可选择的奇偶校验位（有奇校验、偶校验或无校方式．验可供选择）；奇偶校验位后是标志着一帧字符结束的收稿日期：２０１１－０９－１５作者简介：董秀洁（１９５７－），女，山东潍坊人，教授．第２期董秀洁，等：基于ＦＰＧＡ的ＵＡＲＴ设计与实现·６７·停止位，为高电平．在传送数据时，数据的帧与帧之间该模块可以看作一个可控分频器，提

5、供了３００、２４００、如果有间隙，就要在停止位之后附加空闲位（用逻辑ｌ９６００、１１５２００四种常用的波特率．来表示），当然空闲位也可没有，这时的传送数据效率（２）串口接收模块．接收模块是整个ＵＡＲＴ的设是最高的．图１中，起始位：ｌ位，为逻辑０；数据位：５～计的重点，其主要功能是检测数据帧的起始位，然后对８位，为逻辑１或者０；奇偶校验位：１位，为逻辑ｌ或者接收的数据进行串行到并行的转换，并将接收好的数０；停止位：ｌ位、１．５位或２位，为逻辑１；空闲位：不限．据储存在寄存器内等待ＰＣ机处理．接收器的接受时在数据接收过程中，接收器要首先检验起

6、始位．在钟与每个接收字符同步是接收功能实现的关键，但是检验起始位后，触发接收过程，ＵＡＲＴ控制器会重置串行数据帧与数据接收时钟是异步的，所以必须有效波特率发生器和移位寄存器，以准备接收数据．其后，地控制采集通信线路上的电平信号的时机，以保证异串行总线的输入数据将不断被移位寄存器读取，并且步通信的双方准确无误地交换信息．接收模块流程图保存在其ＵＡＲＴ的寄存器内．接收完成之后，ＵＡＲＴ如图３所示．控制器会在输出结果之前对已经接收的数据进行奇偶校验．最后，ＵＡＲＴ控制器准备下一次的数据接收，并重置控制器内的信号检测器．数据发送的过程由加载和发送

7、组成．加载就是ＵＡＲＴ控制器按照串行发送的顺序将起始位、数据位、奇偶校验位和停止位加载到移位寄存器内，这个过程的时钟为系统时钟，其对于串行发送的数据的传输速度来说非常快．加载之后，ＵＡＲＴ控制器会再次重置波特率发生器，并且将移位寄存器设置在波特率模式下，于是移位寄存器便在波特率时钟的驱动下将加载的数据发送出去．２ＵＡＲＴ设计２．１ＵＡＲＴ系统组成ＵＡＲＴ系统主要由波特率发生模块、接收模块和发送模块３部分组成，如图２所示．图３接收模块流程图其中，ｐａｒｉｔｙｅｒｒ是奇偶校验是否有错的标志，ｆｒａｍｉｎｇｅｒｒ表示一帧的数据格式是否有错，ｒｘ

8、ｒｄｙ表示数据接收完毕．图２ＵＡＲＴ整体结构图（３）串口发送模块．发送模块的主要功能为从ＣＰＵ接收需要发送的并行数据，将并行数据转换为串行数（１）波特率发生模块．波特率发生模块可根据电路据，并