数字后端简要流程教材.pptx

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1、数字后端简要流程HDL代码逻辑综合布局布线形式验证综合的定义逻辑综合：决定设计电路逻辑门之间的相互连接。逻辑综合的目的：决定电路门级结构，寻求时序、面积和功耗的平衡，增强电路的测试性。逻辑综合的过程（constraint_driven）：Synthesis=Translation+LogicOptimization+Mapping首先，综合工具分析HDL代码，用一种模型(GTECH)，对HDL进行映射，这个模型是与技术库无关的，也不包含Timing和Load信息；然后，在设计者的控制下，对这个模型进行逻辑优化；最后

2、一步，进行逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标单元库（targetcelllibrary）中的cell，形成了综合后的网表。综合环境初始化初始化设计环境，技术库文件及其它设计环境设置。search_path：指明文件的位置。target_library：既技术库，由生产厂家提供，该库中的cells，用于逻辑映射。Targetlibrary的文件名应包含在Linklibrary的文件清单中，用于读取门级网表。link_library：该库中的cells，DC无法进行映射，例如：RAM，ROM及Pa

3、d，在RTL设计中，这些cells以实例化的方式引用。symbol_library：该库文件包含技术库中cells的图形表示，用于生成门级示意图。read：读入HDL代码环境属性定义设计的工艺参数，I/O端口属性，wire-load模型，下图解释了描述设计环境约束的DC命令：set_operating_conditionsset_max_capacitanceset_max_transition&set_max_fanoutoninput&outputportsorcurrent_design;BlockBCloc

4、kDividerLogicBlockAset_loadonoutputsset_driveonClockset_driving_celloninputsset_wire_load_modelset_operating_conditions用于描述cells操作条件：process、voltage和temperature。例如：set_operating_conditions-maxslowset_wire_load_model用于设置Nets的寄生RC模型，一般选用悲观的模型。例如：set_wire_load_mo

5、del-namesmic18_slowset_load用于定义nets或ports的电容负载，为了保证输出路径的时序，default条件下为0。例如：set_load0.6all_outputs()set_drive用于定义模块的inputports，0表示最大的驱动强度，通常用于clockports和reset，例如：set_drive0{clk，rst}。set_driving_cell用于定义inputports，模拟cell的驱动阻抗，为了保证输入路径的时序和输入信号的transitiontime。例如：s

6、et_driving_cell-lib_cellBUFX2-pinY-libraryslowall_inputs()set_min_library允许用户同时设置worst-case和best-caselibraries，从而在初步编译时，DC修正hold-time冲突时，验证setup-time冲突。也可用于在编译时修正hold-time冲突。例如：set_min_libraryslow.db-min_versionfast.dbDRC的设计规则约束：set_max_transition、set_max_capa

7、citance和set_max_fanout。这些约束用于的inputports，outputports或current_design，一般在技术库内部设置。当技术库的内部设置不能满足时，可用以上命令设置。例如：set_max_transition0.3current_designset_max_capacitance1.5current_designset_max_fanout3.0all_outputs()面积和时序约束描述设计的目标，包括时序和面积约束，要注意约束必须是可实现的，否则会导致面积超额，功耗增加或

8、时序不能满足要求。设计约束的DC命令如下：BlockBClockDividerLogicBlockAcreate_clock&set_clock_uncertaintyset_input_delayoninputsignalsset_max_areaforeachblockToplevelset_output_delayoninputsignalsset_m