数字逻辑电路课程设计-多功能数字钟

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1、J计算机1401谢舟江苏大学数字逻辑电路课程设计课题：多功能数字钟学号：姓名：专业班级：J计算机1401学院：京江学院指导老师：2016年1月9日2J计算机1401谢舟目录一、实验目的.........................................1二、顶层图.............................................1三、系统功能分析.................................11.时、分、秒的基本组成VHDL................................12.分配器和二路选择器.............

2、.............................43.计时和校时模块.................................................54.整点报时模块...................................................65.分频模块........................................................76.动态显示模块...................................................87.闹钟模块......................

3、.................................11四、引脚锁定..........................................12五、心得体会..........................................12一、2J计算机1401谢舟一、实验目的多功能数字钟具有以下功能：(1)能进行正常的时、分、秒计时。(2)可使用以EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”、“校分”及秒清零功能。(3)可使用以EP1C12F324C8为核心的硬件系统上的扬声器进行整点报时。(4)设置闹钟，并连接扬声器实现闹铃功能

4、。(5)通过以EP1C12F324C8为核心的硬件系统上的动态扫描数码管显示时间。二、顶层图三、系统功能分析根据总体设计框图，可以将整个系统分为6个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。1.时、分、秒的基本组成VHDL(1)24进制计数器源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;12J计算机1401谢舟entitycnt24isport(clk:instd_logic;ql,qh:out

5、std_logic_vector(3downto0);tc:outstd_logic);endcnt24;architectureoneofcnt24issignall,h:std_logic_vector(3downto0);signalco:std_logic;beginprocess(clk)beginif(clk'eventandclk='1')thenif(l<"1001"and(h="0000"orh="0001"))thenl<=l+1;h<=h;co<='0';endif;if(l="1001"and(h="0000"orh="0001"))thenh<=h+1;l<="000

6、0";co<='0';endif;if(l<"0100"andh<"0010")thenl<=l+1;h<=h;co<='0';endif;if(l="0011"andh="0010")thenh<="0000";l<="0000";co<='1';endif;endif;qh<=h;ql<=l;tc<=co;endprocess;endone;模块图：(2)60进制计数器源程序：libraryieee;useieee.std_logic_1164.all;12J计算机1401谢舟useieee.std_logic_unsigned.all;entitycnt60isport(clk,clr:

7、instd_logic;ql,qh:bufferstd_logic_vector(3downto0);tc:outstd_logic);endcnt60;architecturebehavorofcnt60issignalh,l:std_logic_vector(3downto0);signalco:std_logic;beginprocess(clk,clr)beginif(clr='0')th