数字频率计实验报告.doc

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1、数字频率计设计计双0102雷昊86一、课程设计内容及要求本次课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下：测量频率范围：10Hz～100KHz精度：ΔF/F≤±2%系统外部时钟：1024Hz测量波形：方波Vp-p＝3～5V硬件设备：AlteraFlex10K10五位数码管LED发光二极管编程语言：VerilogHDL/VHDL二、系统总体设计考虑到测量方便，将数字频率计划分为四档：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。这样可以保证每一档三

2、位有效数字，而且第三位有效数字误差在±2以内时即可达到精度要求。三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。设计细化要求：频率计能根据输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。三、系统及模块设计与说明如左图所示为数字频率计测量频率的原理图。已知给定标准时钟脉冲高电平时间，将此高电平信号作为计数器闸门电平，通过计数器得

3、到时间内待测脉冲的个数N，则有。由图示可以看出，一个闸门电平时间内计数的最大误差为N±1，为保证误差要求取N≥100。经计算，四档的闸门电平时间分别为10s、1s、0.1s和0.01s。仅对计数器计数值N进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时

4、向控制器和分频器发送溢出脉冲。锁存器用来储存有效计数值，以稳定输出。四、系统及模块具体实现与说明系统总体结构图见附图1，下面对每一个模块的具体功能、引脚分配和VerilogHDL语言编程实现进行详细说明。在分模块介绍之前先说明两个重要的寄存器状态STAT[1..0]和LATCH_STAT[1..0]。STAT[1..0]用来保存当前档位信息，STAT[1..0]等于0则为第一档，等于1则为第二档，依此类推，共可标记四档，它位于控制模块中，也是输出，这样其他模块可以通过访问它得到当前档位信息，而控制模块可以修

5、改它从而调整档位（注：在系统总图中由于所有与STAT[1..0]相连的线路均为对应顺序连接，故没有才用MAX+plusII中默认的总线连接，而是采用单根线）。LATCH_STAT[1..0]用来保存锁存器状态信息，LATCH_STAT[1..0]＝0时，锁存器在CLK作用下打开关闭。LATCH_STAT[1..0]＝1时，锁存器强制置零，CLK无效。LATCH_STAT[1..0]＝2时，锁存器强制置1FFFF，CLK无效。它也在控制器中，这样可以通过对其改变数值达到控制锁存器锁存、复位和显示过量程的功能。

6、计数器COUNTER计数器设计图见附图1右上部分，由四个十进制计数器级联。四个输入端口：时钟脉冲CLK、使能端EN、清零端CLRN、档位状态端STAT[1..0]。五个输出端口：四个四位十进制BCD码输出OUT1[3..0]～OUT4[3..0]、过量程溢出OF。功能表见下：表格1十进制计数器功能表CLKENCLRNSTAT[1..0]OUT4~1OFHL0,1,23位加一计数OF等于第三位进位HL34位加一计数OF等于第四位进位×LL×计数保持L×××LL×H×LL输入输出每个十进制计数器用Verilog

7、HDL语言编程实现。源程序如下：modulecounter_10(clk,en,clrn,cr,out);//clk：时钟脉冲，上升沿触发en:使能端，高电平有效//clrn：清零端，上升沿，高电平有效inputclk,en,clrn;//cr:进位端outputcr;regcr;//四位十进制BCD码输出output[3:0]out;reg[3:0]out;always@(posedgeclkorposedgeclrn)begin//clrn上升沿、高电平清零if(clrn)beginout<=0;cr<

8、=0;endelsebegin//en为高，模十加一计数，en为低，计数保持if(en)beginif(out<9)beginout<=out+1;cr<=0;endelseif(out==9)beginout<=0;cr<=1;endelsebeginout<=0;cr<=0;endendelsebeginout<=out;cr<=0;endendendendmodule分频器分频器是本系统最重要的功能部件之一