数字频率计设计实验报告

《数字频率计设计实验报告》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、成绩指导教师日期张歆奕2011-5-12五邑大学实验报告实验课程名称:电子系统EDA院系名称：信息学院专业名称：通信工程实验项目名称：实验3数字频率计班级：AP08054学号：AP0805422报告人：彭志敏实验3数字频率计—、实验目的1、学会利用QuartusII进行层次化设计;2、练习混合设计输入方法；3、巩固用实验箱验证设计的方法。二、频率计的原理数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为几W,若在这人内被测信号的周期数为N则被测信号的频率就是N,选择不同的几,可以得到不同的测量精度。一

2、般几越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。下面是数字频率计测量原理示意图（图一）：三、频率计设计及其简要说明（可分模块进行说明）数字频率计可由三模块组成，控制模块、计数模块、锁存显示模块。下面先介绍顶层设计，然后分模块介绍。1•顶层设计。改频率计顶层设计采用原理设计，主要包过6个10进制计数器，一个门控制电路和一个锁存器。输入引脚包括时钟信号CLK和复位按钮reset以及待测频率信号输入端signer,输岀引脚一个24位outputo▲图二：数字频率计顶层设计原理图2.控制模块。控制模块是此次设计的设计重点和难

3、点，在标准时钟的作用下,它需要提供计数模块的时钟信号和周期为2秒的控制信号，述耍提供锁存器必耍时候的锁存允许信号，在一定时候锁存计数器测得的频率值。主要由门电路和D触发器构成，下面是控制模块原理图（图三）和时序图（图四）。CLRN▲图三控制模块原理图Name:,1.0s112.0s13.0s1Areset/load乜counl^encounUlr▲图四控制模块时序图3.计数模块。计数模块有六个相同的十进制计数器构成，各级计数器之间采用级联方式。计数器就就采用参数化宏单元调用即可。下图是参数化宏单元计数器生成的符号（图五）：Ipmcoun

4、terOr♦—>clockup00Lr；te?nr->3-lus1：■■1clk_enQ【3・0]coirt—Jz■■■Iinstl7▲图五10进制计数器4.锁存显示模块。锁存器也采用调用宏单元是的方法生成。当控制模块的load信号有效时，锁存器立刻锁存计数器记录的频率值，送到译码器译码，然后送到数码管显示。图六是牛成的锁存器;显示译码器和数码管部分在实验二已经详细介绍了，这里就一带而过。▲图六锁存器图七为数字频率计的吋序仿真结果，待测信号频率太大，看不大清。D)i皿細1.36s伽2納爲伽购购6紅伽他8仙临畑ciIIIIIIIIIiIII

5、11o:110:11o⑴oI2I「1

6、51：1II018II1!:丨!':门:；!；:1；：t113hi»luomonij:▲图七数字频率计时序仿真结果五、设计心得由于时间限制，没能把程序下载到实验板上真正地验证一下，测量一下函数发生器输出的频率。但是至少这个实验让我领悟到QII层次化设计的方便和QII的强大宏单元功能。而对于这次设计实验，主要设计的重点难点控制模块，输出那些个控制信号还是要付出的时间和精力的。总之，多练就行。六、思考题1和2和31、问：所设计的频率计有测量误差吗？误差是多少？如何减少误差？答：肯定有误差，而且精度不高

7、。误差最多±1个最少单位；减少误差的方法多次测量取平均值。2、问：锁存器锁存信号为什么采用上升沿？答：采用下降沿也可以。采用沿作为有效信号能够快速锁存，提高精度，还能避免毛刺干扰。3、问：原理图输入设计方便还是VerilogHDL输入设计方便？为什么？答:VerilogIIDL输入设计方便。因为打字速度比较快，而且用高级语言设计只需几行就可以完成，不用麻烦地放置输入输出引脚。