欢迎来到天天文库
浏览记录
ID:59211016
大小:1.24 MB
页数:31页
时间:2020-09-26
《第8章 可编程逻辑器件ppt课件.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、第八章可编程逻辑器件8.1概述现场可编程逻辑阵列FPLA可编程阵列逻辑PAL通用阵列逻辑GAL可擦除的可编程逻辑器件EPLD现场可编程门阵列FPGAABCDPP=0YBPADPYP1P3P4AAAENAPLD电路中门电路的惯用画法ABCDY3Y2Y1Y0与逻辑阵列或逻辑阵列8.2现场可编程逻辑阵列(FPLA)Y3Y2Y1Y0XORS1S2S3S4FPLA的规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。例如82S100是一个双极型、熔丝编程单元的FPLA,它的规格为1
2、6×48×8,这就表示它有16个变量输入端,与逻辑阵列能产生48个乘积项,或逻辑阵列有8个输出端。图中的X0R为输出极性控制编程单元。当X0R的熔丝连通时X0R=0,Y3、Y2、Y1、Y0与来自或逻辑阵列的输出S3、S2、S1、S0同相;当X0R的熔丝熔断以后XOR=1,Y3、Y2、Y1、Y0与S3、S2、S1、S0反相。在上图的FPLA电路中不包含触发器,因此这种结构的FPLA只能用于设计组合逻辑电路。这种类型的FPLA也称为组合逻辑型FPLA。如果用它设计时序逻缉电路,则必须另外增加含有触发
3、器的芯片。ABCDY3Y4Y5Y6JKRQ>JKRQ>JKRQ>JKRQ>JKRQ>JKRQ>Y2Y1G1G2G3G4G5G6Q1Q2Q3Q4Q5Q6MG7G8CLKI1I3I4Y3Y2Y1Y4与逻辑阵列或逻辑阵列I2乘积项乘积项乘积项乘积项8.3可编程阵列逻辑(PAL)8.3.1PAL的基本电路结构I1I3I4Y3Y2Y1Y4I28.3.2PAL的几种输出电路结构和反馈形式专用输出结构可编程输入/输出结构寄存器输出结构异或输出结构运算选通反馈结构一、专用输出结构Y二、可编程输入/输出结构I/O
4、101234567I/O2I1I2C1G1C2G2YSXOR三、寄存器输出结构I1I2D1FF1DQ>D2FF2DQ>CLKOED1=I1D2=Q1移位寄存器四、异或输出结构I1I2D1FF1DQ>D2FF2DQ>CLKOEY2五、运算选通反馈结构BAFF1DQ>CLKOEB10AB8.3.3PAL的应用举例[例8.3.1]用PAL器件设计一个数值判别电路。要求判别4位二进制数DCBA的大小属于0~5、6~10、11~15三歌曲件的哪一个之内。十进制数二进制数Y0Y1Y2DCBA01234567
5、891011121314150000000100100011010001010110011110001001101010111100110111101111100100100100100100010010010010010001001001001001解:8.4通用阵列逻辑(GAL)8.4.1GAL的电路结构移位寄存器与逻辑阵列与逻辑阵列电子标签电子标签保留地址空间PT63PT32PT31PT003132335960616263结构控制字〉82位SDOSDISCLK行地址8.4.2输出逻辑宏单元
6、(OLMC)XOR(n)01PTMUX1110TSMUX0100AC0AC1(n)VCC01OMUXFMUX10-11-0-10-0D>QAC0*AC1(m)*AC1(n)OECLK来自邻级输出(m)I/O(n)反馈来自与逻辑阵列取值为1,工作态取值为0,高阻态第一乘积项11OE=1为工作态OE=0为高阻态OE10高阻态地电平01工作态VCC00输出三态缓冲器工作状态TSMUX的输出AC0AC1(n)地电平0X0邻级(m)输出0X1本单元I/O端11X本单元触发器/Q端10X反馈信号来源AC0*
7、AC1(n)AC1(m)*表8.4.1TSMUX的控制功能表表8.4.2FMUX的控制功能表1脚接CLK,11脚接/OE。低电平有效高电平有效寄存器输出010101脚接CLK,11脚接/OE,至少另有一个OLMC为寄存器数触模式。低电平有效高电平有效时序电路中的组合输出011101和11脚为数据输入,三态门选通信号是第一乘积项,反馈信号取自I/O端。低电平有效高电平有效反馈组合输出011111和11脚为数据输入,三态门选通。低电平有效高电平有效专用组合输出010011和11脚为数据输入,三态门禁
8、止。/专用输入/101备注输出极性工作模式XOR(n)AC1(n)AC0SYN表8.4.3OLMC的5种工作模式XOR(n)I/O(n)反馈来自与逻辑阵列VCC专用组合输出模式I/O(n)反馈专用输入模式来自邻级输出(m)XOR(n)I/O(n)反馈来自与逻辑阵列反馈组合输出模式XOR(n)I/O(n)反馈来自与逻辑阵列时序电路中的组合输出模式XOR(n)I/O(n)反馈来自与逻辑阵列寄存器输出模式DQ>CLKOE8.5可擦除的可编程逻辑器件(EPLD)8.5.1EPLD的基本结构和特点8.5.
此文档下载收益归作者所有