系统包数据接口.docx

《系统包数据接口.docx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、Altera的FPGACPLDASIC  >  解决方案  >  技术中心  > ... >  协议  > SPI-4.2系统包接口第4级，第2阶段 SPI-4.2系统包接口第4级，第2阶段系统数据包接口4级2阶段(SPI-4.2)协议(也称为POS-PHY4级，或者PL4)得到了业界的广泛认可，成为多千兆位应用中PHY和链路层设备之间10Gbps和更高数据速率包与信元传送的标准接口。系统应用包括SONET/SDH(STS-192/STM-64)承载数据包，10-Gigabit以太网和多通道千兆以太网。图1显示了SPI-4.2拓扑。图1.SPI-

2、4.2拓扑注释：1.CDR＝时钟数据恢复2.SERDES＝串化器/解串器3.POS＝在SONET上传送数据包Altera® POS-PHY4级(PL4)MegaCore®功能基于光互联网论坛(OIF)SPI-4.2规范而开发，采用多家供应商的SPI-4.2器件，在Stratix® GXFPGA中进行了成功的测试。AlteraPL4解决方案非常灵活。通过具有共享或者独立缓冲的各种容量的FIFO以及结构来支持单端口或者多端口配置。还支持多种数据总线宽度。多种突发容量，提供“接近全空”FIFO标志，支持连续突发模式等特性大幅度优化了实际应用。Atlan

3、ticTM接口不需要胶合逻辑，简化了其他知识产权(IP)模块的互联，IPToolbench和MegaWizardTM插件支持在系统设计期间对内核进行定制，缩短了设计时间。每一LVDS数据链路支持高达1.25Gbps的SPI-4.2(20Gbps总吞吐量)，在低价格低速率器件中保证了实现主流数据速率应用，并且有足够的余量。而且，可以采用目前的技术实现前沿设计。在这些速率上，有很大的偏移管理问题。Stratix和ArriaFPGA系列集成了动态相位对齐(DPA)去偏移电路，很容易支持高达1.25Gbps的数据传送速率。这一集成功能还包含在Strati

4、x和Arria® FPGA系列器件(每一LVDS数据链路高达1,000Mbps)中，以及所有HardCopy® ASIC中(HardCopyStratix和HardCopyAPEXASIC除外)。AlteraCyclone® FPGA系列器件支持SPI-4.2，不需要DPA，每个LVDSI/O通道高达622Mbps。相关链接内核·StratixFPGA系列·ArriaFPGA系列·CycloneFPGA系列特征报告·可以申请获得SPI-4.2特征报告；请联系您 当地的Altera销售办事处。协议标准·SPI-4.2协议规范(PDF)·光互联网论坛

5、(OIF)信息