欢迎来到天天文库
浏览记录
ID:58699193
大小:602.00 KB
页数:66页
时间:2020-10-04
《第6章 实用状态机设计技术ppt课件.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、EDA技术及其应用第6章实用状态机设计技术6.1有限状态机设计初步组合逻辑电路时序逻辑电路有限状态机(FSM:FiniteStateMachine)是一种时序电路的设计方法。适合于复杂时序电路设计,产生复杂控制信号。由数字电路知识可知,时序电路的输出不仅取决于当前输入,还取决于电路之前的状态。有限状态机明确地将时序电路设计分成了组合部分(用来产生当前输出和下一个状态),和时序部分(用来完成状态转换)。如果状态机的输出信号不仅与电路当前的状态有关,还与当前输入有关,称为“米里型Mealy”状态机。如果状
2、态机的当前输出仅仅由当前状态决定,则称之为“摩尔型Moore”状态机。6.1有限状态机设计初步设计一个信号发生器,要求能够循环产生00011010这样的信号。基本思路:电路必须能够保存8种不同的状态;先设计一个8进制计数器(可以是自然二进制码计数器,也可以是格雷码计数器);然后再对每一个计数状态译码得到所需信号Y。6.1有限状态机设计初步电路状态转换图自然二进制码格雷码6.1有限状态机设计初步设计自然二进制计数器,触发器驱动方程:D2=Q2’Q1Q0+Q2Q1’+Q2Q0’D1=Q1’Q0+Q1Q0’
3、D0=Q0’设计格雷码计数器,触发器驱动方程:D2=Q2’Q1Q0+Q2Q1’+Q2Q0’D1=Q2’Q0+Q1Q0’D0=Q2’Q1’+Q2Q16.1有限状态机设计初步自然二进制计数器译码得到所需信号YY=Q2’Q1Q0+Q2Q0’格雷码计数器译码得到所需信号YY=Q2Q1’Q0+Q1Q0’6.1有限状态机设计初步用VHDL程序设计信号发生器:LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYsig
4、_genISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDsig_gen;--自然二进制计数器ARCHITECTURESYNOFsig_genISsignald,q:std_logic_vector(2downto0);BEGINreg:process(clr,clk)beginifclr='0'thenq<="000";elsifclk'eventandclk='1'thenq<=d;endif;endprocess;com:proc
5、ess(q)begincaseqiswhen"000"=>d<="001";y<='0';when"001"=>d<="010";y<='0';when"010"=>d<="011";y<='0';when"011"=>d<="100";y<='1';when"100"=>d<="101";y<='1';when"101"=>d<="110";y<='0';when"110"=>d<="111";y<='1';when"111"=>d<="000";y<='0';whenothers=>d<="000
6、";y<='0';endcase;endprocess;end;--格雷码计数器ARCHITECTURESYNOFsig_genISsignald,q:std_logic_vector(2downto0);BEGINreg:process(clr,clk)beginifclr='0'thenq<="000";elsifclk'eventandclk='1'thenq<=d;endif;endprocess;com:process(q)begincaseqiswhen"000"=>d<="001";y<
7、='0';when"001"=>d<="011";y<='0';when"011"=>d<="010";y<='0';when"010"=>d<="110";y<='1';when"110"=>d<="111";y<='1';when"111"=>d<="101";y<='0';when"101"=>d<="100";y<='1';when"100"=>d<="000";y<='0';whenothers=>d<="000";y<='0';endcase;endprocess;end;LIBRARYi
8、eee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYsig_genISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDsig_gen;ARCHITECTURESYNOFsig_genIStypestateis(s0,s1,s2,s3,s4,s5,s6,s7);signalcs,ns:state;beginre
此文档下载收益归作者所有