ISE工程设计流程.docx

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1、XilinxISE　　硬件设计工具。相对容易使用的、首屈一指的PLD设计环境！ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。ISE工程设计流程　　下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。　　图4.29说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（DesignEntry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。　　

2、图4.29ISE的工程设计流程　　1）图形或文本输入(DesignEntry)XilinxISE软件界面(2张)　　图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDLEditor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDLBencher）等。　　常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形

3、编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。故在ISE软件中一般不利用此种方法。　　为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和VerilogHDL

4、。它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。　　波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。其中ISE工具包中的StateCAD就能完成状态机输入的功能。但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的

5、工作量，并不适合所有的设计。　　2）综合（Synthesis）　　综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。　　在XilinxISE中，综合工具主要有Synplicity公司的Synplify/SynplifyPro，Synopsys公司的FPGACompilerII/Express，ExemplarLogic公司的LeonardoSpectrum和XilinxISE中的XST等，它们是指将H

6、DL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。　　3）实现(Implementation)　　实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。XilinxISE的实现过程分为：翻译（Translate）、映射（Map）、布局布线（Place&Route）等3个步骤。　　ISE集成的实现工具主要有约束编辑器（ConstraintsEditor）、引脚与区域约束编辑器（PACE）、时序分

7、析器（TimingAnalyzer）、FPGA底层编辑器（FGPAEditor）、芯片观察窗（ChipViewer）和布局规划器（Floorplanner）等。　　4）验证（Verification）　　验证(Verification)包含综合后仿真和功能仿真（Simulation）等。功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。　　综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行，能精确给出输入与输出之间的信号延时数据。　　ISE可结合第三方软件进行仿真

8、，常用的工具如ModelTech公司的