基于ise的开发流程

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1、第3节基于ISE的开发流程更新于2008-05-2817:58:45加入收藏打印推荐给好友ISE开发流程本节所有的讲解都以例4-3所示的代码为基础展开。例4-3ISE开发流程演示代码，将输入的数据加1寄存并输出。moduletest(clk,din,dout);inputclk;input[7:0]din;output[7:0]dout;reg[7:0]dout;always@(posedgeclk)begindout<=din+1;endendmodule4.3.1基于XilinxXST的综合所谓综合，就是将HDL语言、原理

2、图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。XST内嵌在ISE3以后的版本中，并且在不断完善。此外，由于XST是Xilinx公司自己的综合工具，对于部分Xilinx芯片独有的结构具有更好的融合性。完成了输入、仿真以及管脚分配后就可以进行综合和实现了。在过程管理区双击Synthesize-XST，如图4-24所示，就可以完成综合，并且能够给出初步的资源消耗情况。图4-25给出了模块所占用的资源。图4-24设计综合窗口图4-25

3、综合结果报告综合可能有3种结果：如果综合后完全正确，则在Synthesize-XST前面有一个打钩的绿色小圈圈；如果有警告，则出现一个带感叹号的黄色小圆圈，如本例所示；如果有错误，则出现一个带叉的红色小圈圈。综合完成之后，可以通过双击ViewRTLSchematics来查看RTL级结构图，察看综合结构是否按照设计意图来实现电路。ISE会自动调用原理图编辑器ECS来浏览RTL结构，所得到的RTL结构图如图4-26所示，综合结果符合设计者的意图，调用了加法器和寄存器来完成逻辑。图4-26经过综合后的RTL级结构图一般在使用XST时

4、，所有的属性都采用默认值。其实XST对不同的逻辑设计可提供丰富、灵活的属性配置。下面对ISE9.1中内嵌的XST属性进行说明。打开ISE中的设计工程，在过程管理区选中“Synthesis–XST”并单击右键，弹出界面如图4-27所示。图4-27综合选项由图4-27可以看出，XST配置页面分为综合选项（SynthesisOptions）、HDL语言选项（HDLOptions）以及Xilinx特殊选项（XilinxSpecificOptions）等三大类，分别用于设置综合的全局目标和整体策略、HDL硬件语法规则以及Xilinx特有

5、的结构属性。综合选项参数综合参数配置界面如图4-27所示，包括8个选项，具体如下所列：【OptimizationGoal】：优化的目标。该参数决定了综合工具对设计进行优化时，是以面积还是以速度作为优先原则。面积优先原则可以节省器件内部的逻辑资源，即尽可能地采用串行逻辑结构，但这是以牺牲速度为代价的。而速度优先原则保证了器件的整体工作速度，即尽可能地采用并行逻辑结构，但这样将会浪费器件内部大量的逻辑资源，因此，它是以牺牲逻辑资源为代价的。【OptimizationEffort】：优化器努力程度。这里有【normal】和【high

6、】两种选择方式。对于【normal】，优化器对逻辑设计仅仅进行普通的优化处理，其结果可能并不是最好的，但是综合和优化流程执行地较快。如果选择【high】，优化器对逻辑设计进行反复的优化处理和分析，并能生成最理想的综合和优化结果，在对高性能和最终的设计通常采用这种模式；当然在综合和优化时，需要的时间较长。【UseSynthesisConstraintsFile】：使用综合约束文件。如果选择了该选项，那么综合约束文件XCF有效。【SynthesisConstraintsFile】：综合约束文件。该选项用于指定XST综合约束文件XC

7、F的路径。【GlobalOptimizationGoal】：全局优化目标。可以选择的属性包括有【AllClockNets】、【InpadToOutpad】、【OffestInBefore】、【OffestOutAfter】、【MaximmDelay】。该参数仅对FPGA器件有效，可用于选择所设定的寄存器之间、输入引脚到寄存器之间、寄存器到输出引脚之间，或者是输入引脚到输出引脚之间逻辑的优化策略。【GenerateRTLSchematic】：生成寄存器传输级视图文件。该参数用于将综合结果生成RTL视图。【WriteTimingC

8、onstraints】：写时序约束。该参数仅对FPGA有效，用来设置是否将HDL源代码中用于控制综合的时序约束传给NGC网表文件，该文件用于布局和布线。【Verilog2001】：选择是否支持Verilog2001版本。HDL语言选项HDL语言选项的配置界面如图4-28所示，