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1、通用处理器的高带宽访存流水线研究张浩范东睿林伟钱学海龙国平(中国科学院计算技术研究所北京100080)摘要：存储器访问速度的发展远远跟不上处理器运算速度的发展，日益严峻的访存速度问题严重制约了处理器速度的进一步发展。降低load-to-use延迟是提高处理器访存性能的关键，在其他条件确定的情况下，增加访存通路的带宽是降低load-to-use延迟的最有效途径，但增加带宽意味着增加访存通路的硬件逻辑复杂度，势必会增加访存通路的功耗。本文的工作立足于分析程序固有的访存特性，探索高带宽访存流水线的设计和优化空间，分析程序访存行为的规
2、律性，并根据这些规律性给出高带宽访存流水线的低复杂度、低延迟、低功耗解决方案。本文的工作大大简化了高带宽访存流水线的设计，降低了关键路径的时延和功耗，被用于指导Godsonx处理器的访存设计。在处理器整体面积增加1.7%的情况下，将访存流水线的带宽提高了一倍，处理器的整体性能平均提高了8.6%。关键字：高带宽、访存流水、高速缓存、TLBHigh-BandwidthMemoryAccessingPipelineofGeneralPurposeProcessorZhangHao,FanDongrui,LinWei,QianXueh
3、ai,LongGuoping(InstituteofComputingTechnology,ChineseAcademyofSciences，Beijing,100080)[Abstract]:Thereisanear-exponentialincreaseinprocessorspeedandmemorycapacity.However,memorylatencieshavenotimprovedasdramatically,andaccesstimesareincreasinglylimitingsystemperform
4、ance.Lowload-to-uselatencyisakeytoapproachhighmemoryperformance,andincreasingthebandwidthofmemorypipelinealwaysworks.Buthighbandwidthbringsmorecomplexityandneedsmorepower.Ourworkisbasedontheanalysisoftheapplications,andweintendtofindtheheadroomoftheperformanceofthem
5、emorypipeline.Wefindsomeusefulcharactersofmemoryoperationsandwegiveanoptimizeddesignofhighbandwidthmemorypipeline,whichhaslowcomplexity,lowlatencyandlowpower.OurdecisionsareusedtoinstructthedesignGodsonxprocessor,althoughthebandwidthofmemoryaccessisdoubledandtheperf
6、ormanceisincreasedby8.6%,theextraareaisonly1.7%oftheoriginaldesign.[KeyWords]:HighBandwidth,MemoryPipeline,Cache,TLB1.引言根据摩尔定律，微处理器的速度每十年增长十倍以上，而常用存储器(DRAM)的访存时间却只是缩短到原来的一半。因此，相对于处理器来说，访存延迟以每十年5倍的速度增长。从1986年到2000年，处理器速度的年增长率为55%，而存储器速度的年增长率仅为10%，按照这种速度推算可知，处理器与存储器以及
7、通信性能上的差距不断增加，造成了系统结构的失衡，形成了阻碍性能提升的"内存墙"[1,2]。日益严峻的访存速度问题正在成为影响处理器性能的瓶颈，严重制约了处理器速度的进一步发展。降低load-to-use延迟是提高处理器访存性能的关键，高速缓存cache的引入就是为了缓解这一问题[3,4]，通过位于处理器主流水线和存储器之间的这层存储逻辑，处理器可以在大多数情况下避免直接访问内存，提高了访存的性能，延缓了“内存墙”问题。目前几乎所有的主流通用处理器都在流水线中包含高速缓存逻辑，并且高速缓存逻辑往往被作为独立的流水级。在其他条件确
8、定的情况下，增加访存通路的带宽是降低load-to-use延迟的最有效途径，但增加带宽意味着增加访存通路的逻辑复杂度，并且访存通路上的RAM逻辑都需要提供双端口。这些复杂度上的增加势必会增加访存通路的时延和功耗。本文的工作立足于分析程序固有的访存特性，探索高带宽访存流水线的设
