《数字系统设计方法》PPT课件.ppt

《数字系统设计方法》PPT课件.ppt

ID:52086936

大小:759.50 KB

页数:27页

时间:2020-03-31

《数字系统设计方法》PPT课件.ppt_第1页
《数字系统设计方法》PPT课件.ppt_第2页
《数字系统设计方法》PPT课件.ppt_第3页
《数字系统设计方法》PPT课件.ppt_第4页
《数字系统设计方法》PPT课件.ppt_第5页
资源描述:

《《数字系统设计方法》PPT课件.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、二、数字系统设计方法大规模可编程器件技术课程安排一、可编程逻辑器件基础二、数字系统设计方法三、VerilogHDL硬件描述语言四、开发软件介绍五、应用实验六、考核方式二、数字系统设计方法1EDA技术及其发展2数字系统设计技术3FPGA/CPLD的设计流程4常用的EDA软件工具5EDA技术的发展趋势1.EDA技术及其发展1.1EDA技术的发展EDA(ElectronicDesignAutomation)就是以计算机为工作平台,以EDA软件工具为开发环境,以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。1

2、.EDA技术及其发展1.1EDA技术的发展1.CAD(ComputerAidedDesign)设计后端使用的工具(布局、布线、版图绘制)2.CAE(ComputerAidedEngineering)设计前端使用得工具(HDL仿真、逻辑综合、时序分析)3.EDA(ElectronicDesignAutomation)涉及到设计的各个阶段1.EDA技术及其发展1.2EDA技术的应用范畴1.EDA技术及其发展1.3EDA技术的新发展在FPGA上实现DSP应用嵌入式处理器软核的成熟电子技术领域全方位融入EDA技术更大规模的FPGA和C

3、PLD器件不断推出IP核的广泛应用高级硬件描述语言的出现1.EDA技术及其发展1.4现代EDA技术的特征(1)采用硬件描述语言(HDL)进行设计(2)逻辑综合与优化(3)开放性和标准化(4)更完备的库(Library)2.数字系统设计技术2.1Top-down设计Top-down的设计须经过“设计—验证—修改设计—再验证”的过程,不断反复,直到结果能够实现所要求的功能,并在速度、功耗、价格和可靠性方面实现较为合理的平衡。2.数字系统设计技术Top-down设计举例2.数字系统设计技术2.2Bottom-up设计Bottom-u

4、p设计,即自底向上的设计,由设计者调用设计库中的元件(如各种门电路、加法器、计数器等),设计组合出满足自己需要的系统缺点:效率低、易出错2.数字系统设计技术2.3IP核与SOC设计IP(IntellectualProperty):原来的含义是指知识产权、著作权,在IC设计领域指用于ASIC、ASSP和PLD等当中,并且是预先设计好的电路模块。IP核(IP模块):指功能完整,性能指标可靠,已验证的、可重用的电路功能模块。IP复用(IPreuse)2.数字系统设计技术2.3IP核与SOC设计软核--是用HDL文本形式提交给用户,它

5、经过RTL级设计优化和功能验证,但其中不含有任何具体的物理信息。固IP--介于软核和硬核之间,除了完成软核所有的设计外,还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。硬IP--基于半导体工艺的物理设计,已有固定的拓扑布局和具体工艺,并已经过工艺验证,具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件。2.数字系统设计技术2.3IP核与SOC设计SOC:SYSTEMONaCHIP3.FPGA/CPLD的设计流程3.1FPGA/CPLD的开发流程3.2设计输入3.FPGA/CP

6、LD的设计流程1.原理图输入(Schematicdiagrams)2、硬件描述语言(HDL文本输入)(1)ABEL-HDL(2)AHDL(3)VHDL(4)VerilogHDLIEEE标准硬件描述语言与软件编程语言有本质的区别3.3功能仿真3.FPGA/CPLD的设计流程前仿真,不考虑延时信息验证电路功能与结构是否符合设计要求使用专用的仿真工具3.3综合(synthesize)3.FPGA/CPLD的设计流程将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合:从算法表示、行为描述转换到寄存器传输级(RTL)◆逻辑综合:

7、RTL级描述转换到逻辑门级(包括触发器)◆版图综合或结构综合:从逻辑门表示转换到版图表示,或转换到PLD器件的配置网表表示综合器是能够自动实现上述转换的软件工具,是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具3.3综合(synthesize)3.FPGA/CPLD的设计流程C、ASM...程序CPU指令/数据代码:0100101000101100软件程序编译器COMPILER软件编译器和硬件综合器区别VHDL/VERILOG.程序硬件描述语言综合器SYNTHESIZER为ASIC设计提供的电路网表文件(a)

8、软件语言设计目标流程(b)硬件语言设计目标流程3.4适配(Fitter)3.FPGA/CPLD的设计流程将综合生成的逻辑网表根据具体的FPGA/CPLD器件进行配置——实现布局与布线(PAR,PlaceAndRoute)面积与速度的平衡生成文件:仿真文件、编程文件必须使用器件

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。