基础电路设计(9)高速数字电路板设计技术探索.doc

基础电路设计(9)高速数字电路板设计技术探索.doc

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1、•随着数字电了产品小型化、高速化的市场需求,数字电路板的设计日益受到重视。由于高速数字电路大多是小型CMOS组件所构成,因此木文以FR4电路板为前提,深入探讨有关高速数字电路板的设计技巧。设计高速数字电路板的20项要诀※使用低诱电率与低诱电正接的电路板高诱电率的电路板容易导通电磁界,因此极易受到噪讯干扰,一般RF-4的诱电率为4.8,诱电正接为0.015左右;低诱电率的电路板为3.5,诱电正接为0.010左右。由于低诱电率电路板的价格比一般电路板高,因此选用上必需作全盘性检讨。※只尸詔的频率极限为2.5G〜5.0GHz以往认为60MHz是电路板上的信号传输速度极限,不过事实上目前PC主板的bu

2、s信号传输速度大多超过400MHz,若以主板的现况而言,能够作如此高速的信号传输,主要原因是利用shield将阻抗(impedance)为60Q左右的pattern包覆,使其特性等同于一般pattern长度,也就是说实际上电路板并未超过2.5〜5.0GHz的信号传输物理极限。※尽量使用多层电路板使用内层为电源层的多层电路板具有下列优点:★电源非常稳定。*电路阻抗(impedance)人幅降低。*配线长度大幅缩短。相同面积作成木比较时,虽然多层电路板的成木比单层电路板高,不过如果将电路板小犁化、噪讯对策的方便性等其它因素纳入考虑时,多层电路板与单层电路板两者的成木弟异并不如预期屮的高。例如小型高

3、密度配的场合,一般认为使用4层电路板可获得良好的电路特性。表1是口木国内双面电路板与4层电路板成本比较实例。电路板尺寸(mm)毎片单价(日圆)双面电路板4层电路板59x22x0.830(1万片order)■■■48x42x1.280(500片order)■■■150x130x1.6680(100Jtorder)1200(100片order)230x130x1.6940(100片order)2000(100片order)299x178x1.6■■■1540(100片order)表1口木国内双面电路板与4层电路板成木的比较实例根据表1的数据单纯计算电路板的曲积成木时,每一LI圆的面积双面电路板约为

4、左右,4层电路板则为,也就是说4层电路板的使用面积若能降低1/2,面积成木就与双面电路板相同。虽然批量多寡会影响电路板的单位面积成木,不过尚不致有4倍的价羌,如果发生4倍以上的价差时,祇耍设法缩减电路板的使用面积,并设法降至1/4以下即可。※尽量使用microstripline与striplineCMOS的输出阻抗(impedance)为50〜100Q左右,如图I所示microstripline与stripline,可使patternimpedance收敛在50〜100Q范围内誘電率為£的誘電證卩阻抗Zo:口87,5.9弘Zq=/1aT7x°g10TTo~~屁+1.4140.8w+f囉殳£r=

5、4.&w=0.mm,h=OAmm.t=0.035mm-Z°=1060w=0.1mmZo=48.5Q-w=0.mm,A=0.2mmZ°=820-MicrostriplineZ0=^xlog104必0.67w^(-+0.8)ws=4.&w=0.12加加,山=ZAmm.t=0.035mmZo=48Q(b)Strip1ine<圖1microstripline與stripline阻抗的计算方法如果肓接使用电路板制作厂商提供的阻^(impedance)layout电路,极易招致成木上扬的窘境,为了能在设计时间使阻抗维持在50〜100Q范围内,除了确认电路板的标准厚度,再决定pattern宽度Z夕卜,亦

6、可直接指定电路板的厚度要求厂商制作,因为事前严谨的电路板选定作业,可使电路获得预期性的效果。根据图1的计算•式,假设microstripline的场合,pattern宽度为0」mm,绝缘层厚度为0.2mm时,阻抗则为80Q;如果绝缘层厚度为0.4mm时,配线阻抗可收敛至100Q范围内。值得一提的是实际上pattern的宽度经过幣修后会变得更细窄,例如宽度为0.15mm的pattern,经过蚀刻整修后会变成0.1mm。虽然信号pattern如果设有groundshield时,必需使用其它的计算公式计算,不过基木上阻抗(impedance)却不会有太大改变。此外双L&J电路板的其屮一血如果设置gr

7、ound的betterpattern,便可获得某种程度的改善。stripline对噪讯对策具有极佳效果虽然电路板若未超过8层以上,无法发挥噪讯对策效果,不过8层以上电路板的配线容量高达并不适合高速信号传输,然而噪讯对策上却具有极佳的效果。※厶层电路板的第2层作接地层(ground)若与电源层比较,ground具有很好的噪讯低减效果。如图2所示将ground设于第2层,再以组件信号层为屮心作高速配线

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