数电电子钟课设报告.doc

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1、贵州大学课程设计一、概述本次课程设计旨在利用各种集成电路元件设计出一个能12小时的数字时钟，同时也要求能用电路对数字时钟进行校准。本报告将从数字钟的各个组成分块出发，对原理进行说明，并利用方针软件进行模拟以验证并调试设计。最终，本次课设将会进行数字钟的整体调试和验证，以确保准确性。二、设计任务及要求1.1设计任务设计一个用数字显示“时”、“分”、“秒”的数字钟电路。1.2设计要求（1）准确计时，用数字显示“时”、“分”、“秒”。（2）小时的计时为12进1，分和秒的计时要求为60进制进位。（3）选做：校正时间、整点报时、定时闹钟控制。三、电路设计3.1

2、设计原理与方案3.1.1设计电路原理框图秒显示器分显示器时显示器时计数器分计数器秒计数器校时电路振荡器分频器主体电路第13页共13页贵州大学课程设计3.1.2设计原理方案构思系统的原理框图如上，该数字时钟的时钟脉冲由振荡器和分频器产生，首先由振荡器产生持续不断的脉冲，再由分频器将振荡器产生的脉冲变为标准的秒脉冲并送往秒计数器。秒计数器产生60秒进1的脉冲送往分计数器。分计数器再产生60分进1的脉冲送往时计数器，时计数器为12翻1。同时各计数器模块将与带译码器的显示器相连。实现数字时钟的功能。校时电路则同构将分频器产生的秒脉冲分别送往小时与分计数器实现

3、快速校时功能。3.2单元电路的设计3.2.1振荡电路的设计震荡电路使用555定时器实现，使其发出1kHz的信号，经三个十分频器后就可以产生标准秒脉冲，同时，对于555定时器，若要使它发出1kHz的信号，即周期为1ms。由公式f0=1.43(R1+2R2)C确定两个电阻的阻值，若令C=10nF可得出R1=28.86kΩR2=57.72kΩ在输出端接上一个电阻保护电路，就可以得到一个输出为1kHz信号的振荡器。第13页共13页贵州大学课程设计3.2.2分频电路的设计在该电路中分频器的功能主要有两个：（1）将振荡器所发出的1kHz信号变为标准的秒脉冲信号。

4、（2）是为校时电路和扩展电路提供标准脉冲。本次电路中使用74ls90来实现分频功能。74ls90是二——五——十进制计数器，可以组成二、五、十分频电路。用74ls90组成的十分频电路如下，振荡器的输出信号经过一个74ls90构成的十分频电路后频率变为100Hz，将三个74ls90构成的十分频电路串联，就可以得到1Hz的标准秒脉冲信号。该信号将作为秒计数器的时钟脉冲。74ls90的详细介绍74ls90有两个适中输入端INA和INB。其中，INA和QA组成一位二进制计数器，INB和QAQBQC组成5进制计数器；将INB和QA串联，时钟脉冲从INA进入，则

5、构成了8421BCD码十进制计数器。74ls90有两个清零端R01R02，两个置9端R91R92。计数时序如下表。CKQDQCQBQA0000010001200103001140100501016011070111810009100174ls90十进制计数时序第13页共13页贵州大学课程设计由74ls90构成的十分频电路由74ls90构成的一千分频电路3.2.3计数电路的设计计数电路由两个60进制计数器与一个12翻1计数器组成，本计数器采用的是反馈清零法，计数器在正常工作时，清零端送入的是无效电平，当计到某一数时，向清零端送入有效电平，计数器清零并重

6、新计数，同时该电平的跳变又作为下一个计数器的时钟脉冲。下面分别介绍60进制计数器和12翻1计数器（1）60进制计数器第13页共13页贵州大学课程设计60进制计数器电路图电路图如上，该60进制计数器采用了两篇74ls90串联得到，其中第一片接受来自分频电路发出的1Hz脉冲，作为秒的个位，采用十进制接法。第二片接受来自第一片发出的脉冲信号，作为秒的十位，采用6进制接法。下面介绍74ls90的6进制接法6进制接法可以用10进制接法改装，具体改装方法为将QBQC接一个与门后与置零端相连，这样，当十位计数到6后就会给置零端输出有效电平，下一时钟脉冲到来时，十位

7、计数器将置零，从而实现了60进制的功能。分钟计时器与秒计数器一样，这里就不在赘述。（2）12翻1计数器12翻一计数器所要实现的功能为按照01-02-03-04-05-06-07-08-09-10-11-12-01来进行计数。本此采用了74ls74（D触发器）作为小时的十位。74ls191（4位2进制同步可逆计数器）作为小时的个位。第13页共13页贵州大学课程设计十位个位CKQQDQCQBQA000000100001200010300011400100500101600110700111801000901001010101010000111000112

8、100101300001时序图计数器主要发生两次跳变，一次是个位到达9后，利用暂态0110向十位进一，一次是