类MIPS单周期处理器

类MIPS单周期处理器

ID:47480529

大小:73.19 KB

页数:21页

时间:2020-01-11

类MIPS单周期处理器_第1页
类MIPS单周期处理器_第2页
类MIPS单周期处理器_第3页
类MIPS单周期处理器_第4页
类MIPS单周期处理器_第5页
资源描述:

《类MIPS单周期处理器》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、一、实验目的1.了解微处理器的基本结构。2.掌握哈佛结构的计算机工作原理。3.学会设计简单的微处理器。4.了解软件控制硬件工作的基本原理。二、实验任务利用HDL语言,基于XilinxFPGAnexys4实验平台,设计一个能够执行以下MIPS指令集的单周期类MIPS处理器,要求完成所有支持指令的功能仿真,验证指令执行的正确性,要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。(1)支持基本的算术逻辑运算如add,sub,and,or,slt,andi指令(2)支持基本的内存操作如lw,sw指令(3)

2、支持基本的程序控制如beq,j指令三、实验过程1、建立工程在ISE14.7软件中建立名为Lab1的工程文件。芯片系列选择Artix721,具体芯片型号选择XC7A100T,封装类型选择CSG324,速度信息选择-1。1、分模块设计1)指令存储器ROM设计新建IPcoreGenerator,命名为irom。设定的指令存储器大小为128字,指令存储器模块在顶层模块中被调用。输入为指令指针(PC)与时钟信号(clkin),输出为32位的机器指令,并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进

3、行相应的处理。然后制作COE文件。先使用UltraEdit编辑代码,代码如下main:addi$2,$0,85sw$2,0($3)addi$2,$0,50sw$2,4($3)addi$2,$0,48sw$2,8($3)addi$2,$0,49sw$2,12($3)addi$2,$0,53#sw$2,16($3)addi$2,$0,49#sw$2,20($3)addi$2,$0,51#sw$2,24($3)addi$2,$0,52#sw$2,28($3)addi$2,$0,54#21sw$2,32($3)addi$

4、2,$0,52#sw$2,36($3)jmain将其导入QtSpim中,选中机器码,加上前缀并将最后一行0x08100009修改为0x08000000,代码如下MEMORY_INITIALIZATION_RADIX=16;MEMORY_INITIALIZATION_VECTOR=20020055,ac620000,20020032,ac620004,20020030,ac620008,20020031,ac62000c,20020035,ac620010,20020031,ac620014,20020033,ac

5、620018,20020034,ac62001c,20020036,ac620020,20020034,ac620024,08000000,保存为.coe文件,在ROM模块里调用。211)数据存储器RAM设计新建IPcoreGenerator,命名为dram。数据存储器为RAM类型的存储器,并且需要独立的读写信号控制。因此其对外的接口为clk、we、datain、addr;输出信号为dataout。当时钟上升沿到来时,如果写信号(we)为真,根据addr所表示的地址找到对应的存储单元,并将输入的数据(datain

6、)写到对应的存储单元中;如果写信号为假,则根据addr所表示的地址,将对应存储单元的数据送到输出端(dataout)。在本实验中调用ISE提供的IP核进行设计,设定的数据存储器大小为64字。数据存储器模块在顶层模块中被调用。输入的时钟信号来自于顶层模块的clkin,addr信号来自于ALU单元的输出端(对基地址与偏移量执行加操作),datain来自于寄存器组的第二个数据输出端(Rtdata),而控制信号we则来自于控制器对指令的译码。输出数据dataout通过一个选择器(MUX3)决定是否写入到相应的寄存器。初始

7、化dram值:0x55555555,在以后的仿真过程中可以用于验证是否正确调用2)立即数符号扩展模块设计对于I型指令,将指令的低十六位作为立即数符号扩展模块的输入inst[15:0],如果十六位立即数的最高位(即符号位)为1,则在inst[15:15]前面补16个1,如果为0,则在前面补16个0。然后将符号扩展之后的data[31:0]通过一个选择器(即MUX2)输送到ALU单元的第二个源21操作数输入端(即input2)。代码如下:modulesignext(input[15:0]inst,output[31:

8、0]data);assigndata=inst[15:15]?{16'hffff,inst}:{16'h0000,inst};endmodule1)寄存器组模块该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr和reset,输出信号为RsData和RtData。由于$0一直输出0,因此当RsAddr、

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。