计组-单周期MIPS处理器设计-作业-2013

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1、单周期MIPS处理器设计—作业1一、题目∑在基本的单周期MIPS实现中，不同的指令使用不同的硬件单元。∑根据如下指令回答下列3个问题。指令解释a.addRd,Rs,RtReg[Rd]=Reg[Rs]+Reg[Rt]b.lwRt,Offs(Rs)Reg[Rt]=Mem[Reg[Rs]+Offs]①对上述指令而言，图1中的控制单元要产生哪些控制信号？②对上述指令而言，要用到哪些功能单元？③哪些功能单元会产生输出，但输出不会被以上指令用到？对以上指令而言，哪些功能单元不产生任何输出？2一、题目∑不同单元有不同的延迟时间。在图1中有七种主要单元。∑对一条指令而言，关键

2、路径(产生最长延迟的那条路径)上各个单元的延迟时间决定了该指令的最小延迟。∑假设个单元的延迟时间如下表所示，回答下列3个问题。指令存储器加法器多选器ALU寄存器堆数据存储器控制a.400ps100ps30ps120ps200ps350ps100psb.500ps150ps100ps180ps220ps1000ps65ps④对一条MIPS的与指令(AND)而言，关键路径是什么？⑤对一条MIPS的装载指令(LW)而言，关键路径是什么？⑥对一条MIPS的相等则分支指令(BEQ)而言，关键路径是什么？3一、题图∑图14二、题目∑图1中基本的单周期MIPS实现仅能实现某

3、些指令。∑可以在这个指令集中加入新的指令，但决定是否加入取决于给处理器的数据通路和数据通路增加的复杂度。∑对于下表中的新指令而言，试回答下列3个问题。指令解释a.add3Rd,Rs,Rt,RxReg[Rd]=Reg[Rs]+Reg[Rt]+Reg[Rx]b.sllRt,Rd,ShiftReg[Rd]=Reg[Rt]<

4、据通路出发，其中指令存储器(InstructionMemory)、加法器(Add)、多选器(Mux)、ALU、寄存器堆(Registers)、数据寄存器(DataMemory)和控制单元(Control)的延迟分别为400ps、100ps、30ps、120ps、200ps、350ps和100ps，相应的成本分别为1000、30、10、100、200、2000和500。试根据表中的改进分别回答下列问题。改进延迟成本优势a.更快的加法器加法单元-20ps每个加法单元+20把已有的加法器用更快的加法器替代b.更大的寄存器堆寄存器堆寄存器堆+200需要更少的load和

5、store指令。+100ps这将导致指令数减少5%④改进前后的时钟周期分别是多少？⑤改进后将获得多大的加速比？⑥比较改进前后的性能/价格比，进行这样的改进是否有意义？6二、题图∑图17三、题目∑下表给出了实现处理器数据通路的逻辑单元延迟。试根据下表的两种情况分别回答下列问题。指令存储器加法器多选器ALU寄存器堆数据存储器符号扩展左移两位a.400ps100ps30ps120ps200ps350ps20ps2psb.500ps150ps100ps180ps220ps1000ps90ps20ps①如果处理器只需做连续取指这一件事(见图2)，那么时钟周期是多少？②考

6、虑一个与图3类似的数据通路，但是假设处理器只需处理无条件相对跳转指令，那么时钟周期是多少？③同样考虑一个与图3类似的数据通路，但这次假设只需处理有条件相对跳转指令，那么时钟周期是多少？(请注意图3中ALU的零输出端不是与数据存储器连接，该输出与选择PC值来源的多选器的控制有关)¾提示：图3中靠右侧的加法器延迟应当按照ALU来计算8三、题目∑根据下表的两种数据通路的逻辑单元，分别回答下列问题。单元a.执行加4的加法器(对PC)b.数据存储器④哪些类型的指令需要该单元？⑤对哪些类型的指令而言，该单元位于关键路径上？⑥假设仅需支持beq指令和add指令，讨论该单元的

7、延迟变化对处理器时钟周期的影响。假设其他单元的延迟不变。9三、题图∑图210三、题图∑图311四、题目∑本题讨论数据通路中不同的单元延迟对整个数据通路时钟周期的影响，以及指令如何利用不同的数据通路单元。根据下面的两种延迟情况，分别回答下列问题。指令存储器加法器多选器ALU寄存器堆数据存储器符号扩展左移两位a.400ps100ps30ps120ps200ps350ps20ps0psb.500ps150ps100ps180ps220ps1000ps90ps20ps①如果仅需支持ALU类指令(如add、and等)，处理器的时钟周期是多少？②如果仅需支持lw类指令，时

8、钟周期是多少？③如果必须支持add、b