4位二进制计数器

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1、数字电路与逻辑设计实验报告实验八4位二进制计数器74x163的设计一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。二、实验内容用VHDL语言设计由边沿触发式D触发器构成的74x163四位二进制计数器，并进行仿真分析；（参看新、老教材中器件74x163的逻辑功能及其VHDL源代码）三、实验原理1.计数器是数字系统中用得较多的基本逻辑器件。2.计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计

2、数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII(或MaxplusⅡ)软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱（由于实验室条件有限，无法实现）。实验步骤：1)编写源代码。打开QuartusII软件平台，点击File中得New建立一个文件。编写的文件名与实体名一致，点击File/Saveas以“.vhd”为扩展名存盘文件（画逻辑图实现则

3、新建block文件）。2)按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击Assign/Device,选取芯片的类型。建议选“Altera的EPF10K20TI144_4”。3)编译与调试。确定源代码文件为当前工程文件，点击Complier进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。4)波形仿真及验证。在编译成功后，点击Waveform开始设计波形。点击“insertthenode”,按照程序所述插入节点。任意设置输入节点的输入波形…点击保存按钮保存。5)时序仿真。将波形区域分段显示，如每个10

4、.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。6)FPGA芯片编程及验证（由于实验室条件有限，这一步无法实现）。五、实验结果与分析4位二进制计数器74x163的设计1、编译过程a)程序源代码libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;entityv74163isport(CLK,CLR_L,LD_L,ENP,ENT:inSTD_LOGIC;第6页共6页数字电路与

5、逻辑设计实验报告D:inUNSIGNED(3downto0);Q:outUNSIGNED(3downto0);RCO:outSTD_LOGIC);endv74163;architecturev74163_archofv74163issignalIQ:UNSIGNED(3downto0);beginprocess(CLK,ENT,IQ)beginif(CLK'eventandCLK='1')thenifCLR_L='0'thenIQ<=(others=>'0');elsifLD_L='0'thenIQ<=D;elsif(ENTan

6、dENP)='1'thenIQ<=IQ+1;endif;endif;if(IQ=15)and(ENT='1')thenRCO<='1';elseRCO<='0';endif;Q<=IQ;endprocess;endv74163_arch;b)编译过程、调试结果第6页共6页数字电路与逻辑设计实验报告c)结果分析及结论在网上搜索，并未找到对应的源代码。但是在翻阅老教材时无意间竟然发现了！与同学讨论后确定没有问题，就将该源代码敲入新建的vhd文件，保存并生成工程。生成工程时选择Device的EPF10K20TI144_4，保存完毕后对

7、文件进行编译。编译过程没有出现错误提示，有警告但是并不影响接下来的实验步骤，整个过程较为顺利。1、时序仿真a)时序仿真过程及仿真结果第6页共6页数字电路与逻辑设计实验报告b)结果分析及结论多次实验后比以前更熟悉软件，所以运行时序仿真功能的过程也较为顺利。把波段为10ns，从截图中可以清楚地看出，输出信号较输入信有时间差，即电路信号通过门电路时还是有延迟的现象。1、功能仿真a)功能仿真过程及仿真结果b)结果分析及结论第6页共6页数字电路与逻辑设计实验报告完成时序仿真之后在Assignment的Settings中选定仿真类型为Fun

8、ction（功能仿真），对波形图进行保存然后运行，即生成功能仿真图。从图中可以看到，延迟现象得到解决，各个波段输入对应输出更加清楚。消除延迟误差后，边沿触发clock的作用也体现得更为清楚明白。1、逻辑图a)逻辑图b)结果分析及结论通过之前那么多次实验的练习，有