二进制计数器.docx

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1、课程数字电子技术章节第5章教师陈燕熙审批课题5.2二进制计数器课时2授课日期授课班级教学目的与要求1、掌握二进制计数器的工作原理2、二进制计数器的的三大方程的列取方法教学重点掌握二进制计数器的工作原理教学难点掌握二进制计数器的分析方法授课类型专业理论课教学方法班级授课教具多媒体解决重难点的措施计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。导入过程设计计数器的种类

2、很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。教学过程一、教学内容：5.2二进制计数器5.2.1二进制异步计数器    1.二进制异步加计数器            (1)电路结构    以三位二进制异步加法计数器为例，如图5.2.1所示。该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q端信号，因而Qn＋1＝Qn，即各D触发器均

3、处于计数状态;计数脉冲加到最低位触发器的C端，每个触发器的Q端信号接到相邻高位的C端。    图5.2.13位二进制异步加计数器    (2)原理分析假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图5.2.2和图5.2.3所示。其中虚线是考虑触发器的传输延迟时间tpd后的波形。    图5.2.2图5.2.1所示电路的状态图 图5.2.3图5.2.1所示电路的时序图       由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入

4、一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。因此它是23进制加计数器，也称模八（M=8）加计数器。    从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。    需要说明的是，由图5.2.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）

5、到来,到n个触发器都翻转稳定,需要经历的最长时间是ntpd，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd后到来，因此计数脉冲的最小周期Tmin＝ntpd。    2.二进制异步减计数器    图5.2.4是3位二进制异步减计数器的逻辑图和状态图。从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2由0翻转为1，即计数器由000变成了111状态。在这一过程中，Q

6、0向Q1进行了借位,Q1向Q2进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。因此，该计数器是23进制（模8）异步减计数器，它同样具有分频作用。   图5.2.43位二进制异步减计数器(a)逻辑图(b)状态图    综上所述，可对二进制异步计数器归纳出以下两点：    (1)n位二进制异步计数器由n个处于计数工作状态(对于D触发器，使Di=Qin；对于JK触发器,使Ji=Ki=1)的触发器组成。各触发器之间的连接方式

7、由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。    (2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作

8、速度较低。  5.2.2二进制同步计数器    为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。    1.二进制同步加计数器        图5.2.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。   由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP，各触发器的驱动方