基于FPGA的数字时钟毕业

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1、毕业论文（设计）题目：基于FPGA的数字时钟设计目录摘要I矚慫润厲钐瘗睞枥庑赖。AbstractII聞創沟燴鐺險爱氇谴净。1绪论1残骛楼諍锩瀨濟溆塹籟。1.1研究问题背景和现状1酽锕极額閉镇桧猪訣锥。1.2研究目的及意义1彈贸摄尔霁毙攬砖卤庑。1.3设计内容及目标2謀荞抟箧飆鐸怼类蒋薔。1.3.1研究内容2厦礴恳蹒骈時盡继價骚。1.3.2研究目标2茕桢广鳓鯡选块网羈泪。2系统设计方案3鹅娅尽損鹌惨歷茏鴛賴。2.1控制方案的选择3籟丛妈羥为贍偾蛏练淨。2.2时钟电路的选择3預頌圣鉉儐歲龈讶骅籴。2.3校时控

2、制电路的选择3渗釤呛俨匀谔鱉调硯錦。2.4显示电路的选择4铙誅卧泻噦圣骋贶頂廡。3系统电路总体设计5擁締凤袜备訊顎轮烂蔷。3.1系统设计总体框图5贓熱俣阃歲匱阊邺镓騷。3.2电源供电电路设计5坛摶乡囂忏蒌鍥铃氈淚。3.2.1外围电路电源设计5蜡變黲癟報伥铉锚鈰赘。3.2.2芯片电源电路设计6買鲷鴯譖昙膚遙闫撷凄。3.2.3电源滤波电路6綾镝鯛駕櫬鹕踪韦辚糴。3.3FPGA芯片及其引脚7驅踬髏彦浃绥譎饴憂锦。3.4JTAG下载配置电路设计8猫虿驢绘燈鮒诛髅貺庑。3.5时钟信号电路设计9锹籁饗迳琐筆襖鸥娅薔。

3、3.6复位电路9構氽頑黉碩饨荠龈话骛。3.7键盘电路设计10輒峄陽檉簖疖網儂號泶。3.8人机显示电路10尧侧閆繭絳闕绚勵蜆贅。3.9整点报时电路设计11识饒鎂錕缢灩筧嚌俨淒。4FPGA内部程序设计12凍鈹鋨劳臘锴痫婦胫籴。4.1分频器的程序设计12恥諤銪灭萦欢煬鞏鹜錦。4.2秒计数器程序设计13鯊腎鑰诎褳鉀沩懼統庫。4.3分计数器程序设计15硕癘鄴颃诌攆檸攜驤蔹。4.4小时计数器程序设计16阌擻輳嬪諫迁择楨秘騖。4.5日计数器程序设计16氬嚕躑竄贸恳彈瀘颔澩。4.6月计数器程序设计17釷鹆資贏車贖孙滅獅赘

4、。4.7年计数器程序设计18怂阐譜鯪迳導嘯畫長凉。4.8键盘控制程序设计19谚辞調担鈧谄动禪泻類。4.9LCD1602程序设计20嘰觐詿缧铴嗫偽純铪锩。4.10顶层文件设置及编译下载21熒绐譏钲鏌觶鷹緇機库。5总结22鶼渍螻偉阅劍鲰腎邏蘞。5.1结论22纣忧蔣氳頑莶驅藥悯骛。5.2设计中遇到的问题22颖刍莖蛺饽亿顿裊赔泷。参考文献23濫驂膽閉驟羥闈詔寢賻。致谢24銚銻縵哜鳗鸿锓謎諏涼。附录：25挤貼綬电麥结鈺贖哓类。附录1最小系统及配置电路图25赔荊紳谘侖驟辽輩袜錈。附录2系统外围电路图26塤礙籟馐决穩賽

5、釙冊庫。附录3系统设计程序27裊樣祕廬廂颤谚鍘羋蔺。附录4顶层原理图及引脚设置43仓嫗盤紲嘱珑詁鍬齊驁。基于FPGA的数字时钟设计摘要利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。FPGA不仅可以实现简单的74系列的电路逻辑设计，而且可以作为具有高性能的CPU，来控制总系统运行。绽萬璉轆娛閬蛏鬮绾瀧。本设计采用EP1K10TC100-1芯片作为控制CPU，整个系统采用VHDL语言，50MHZ的晶振产生时钟

6、脉冲，用VHDL语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘对计数模块进行调整以达到调时间的目的，系统通过1602液晶显示输出。系统利用QuartusII软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。骁顾燁鶚巯瀆蕪領鲡赙。关键词：数字时钟；FPGA；VHDL语言IIDesignofDigitalClockBasedonFPGAAbstractUsingFPGAcomponenttodesigndigi

7、talcircuitnotonlymaysimplifytheclockhardwarecircuitandthedesignprocess,moreovermayreducethisdesignsystem'scostandthevolumetoenhancesystem'sreliability.FPGAcannotonlyachievethe74seriescircuitlogic,andcanbeusedashigh-performanceCPUtocontrolthetotalsystemope

8、ration.瑣钋濺暧惲锟缟馭篩凉。This design uses the EP1K10TC100-1 chip to control CPU. The overall system uses the VHDL language. The 50MHZ crystal oscillator produces the clock pulse. The VHDL language obtains a second signal a