计算机硬件课程设计指导书

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1、第一章可编程集成电路基础1.1概述1.2在系统可编程逻辑器件的结构1.2.1ispLSI10161.2.2编程接口和编程第二章硬件描述语言VHDL基础2.1概述2.2VHDL语言语法规则2.2.1标识符（Identifiers）2.2.2数据对象(DataObjects)2.2.3数据类型(DataTypes)2.2.4运算符(Operators)2.3VHDL的语句结构分类2.3.1库2.3.2实体说明2.3.3结构定义2.4顺序语句2.4.1信号赋值语句2.4.2变量赋值语句2.4.3if_then_else语句2.4.4cas

2、e_when语句2.5并行语句2.5.1when_else语句2.5.2with_select_when语句2.6结构体的子结构描述2.6.1block语句2.6.2Proess(进程)语句2.6.3子程序2.6.4程序包2.7基本逻辑电路设计第三章ispDesignEXPERT开发系统第四章设计示例第二章硬件描述语言VHDL基础2.1概述随着集成电路的设计规模的增大和复杂程度日益增高，传统的数字电路设计方法不适合设计大规模的系统。众多软件公司开发研制了具有自己特色的电路硬件描述语言（HardwareDescriptionLangu

3、age,HDL），存在着很大的差异，因此，需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。美国国防部在80年代初提出了VHSIC（VeryHighSpeedIntegratedCircuit）计划，其目的是为大规模集成电路设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSICHardwareDescriptionLanguage，简称为VHDL，VHDL语言可描述一个数字电路的输入、输出以及相互间的行为与功能，它特有的层次性设计语法结构适合大型设计项目的团队合作，是目前最通用的硬件描述语言。这种

4、语言有如下的诸多优点：341.可描述复杂的数字电路系统；2．成为国际的硬件描述语言标准，1987年被采纳为IEEE1076标准3．与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节；4．有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本；5．VHDL有良好的可读性，容易理解。2.2VHDL语言的语法规则2.2.1．VHDL标识符（Identifiers）ü基本标识符由字母、数字和下划线组成；ü第一个字符必须是字母；ü最后一个字符不能是下划线；ü不允许连续2个下

5、划线；ü保留字(关键字)不能用于标识符；ü大小写是等效的。2.2.2数据对象（DataObjects）VHDL中常用的数据对象有：常量、信号和变量，常量相当于电路中的恒定电平，信号和变量相当于电路中的连线和连线上的信号值。1常量(Constant)常量声明即为一个常量名赋予一个固定值，其一般格式为：CONSTANT常量名：数据类型：=表达式；常量可在Library、Entity、Architecture、Process中进行定义，其有效范围也相应限定。例如：CONSTANTw:integer:=8;--“w”是整数类型的常数,其值为

6、“8”2信号(Signal)信号没有方向性，是一个全局量，用于进程之间的通信，声明电路内部的信号。在Entity中和Architecture中声明，信号声明语句格式为：SIGNAL信号名：数据类型约束条件：=表达式；例如：SIGNALGROUND:BIT:=’0’;符号“：=”表示直接赋值，用于指定信号的初始值。信号赋值语句的格式为：[信号名]<=[表达式][AFTER[时间表达式]]；34其中时间表达式指定延迟时间，如果省略AFTER语句，则延迟时间取默认值。3变量(Variable)变量属于临时数据，没有物理意义，只能在Proc

7、ess和Function中定义，并只在其内部有效。其声明格式为：variable变量名：数据类型约束条件：=表达式；例如：variablecount:INTEGERRANCE0TO255:=10;变量count为整数类型，RANCE0TO255是对类型INTEGER的附加限制，该语句一旦执行，立即将初始值10赋予变量。2.2.3．数据类型VHDL的数据类型定义非常严格，规定每一个对象都必须有明确的数据类型。不同类型之间的数据不可直接代入，连接不同数据类型的信号为非法。赋予一个值的对象只有一个类型，且只能具有该类型的值。1.定义数据类

8、型在std库中有一个标准程序包，其中定义了一些预定义的数据类型。用VHDL编写程序时，该库自动打开，所以使用这些数据类型时，不需要再次打开。常用的预定义的数据类型如下：(1)整数(Integer)VHDL的算术运算符均定义范围为32位