通信与电子系统综合设计实验报告_6系

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1、通信与电子系统综合设计院系：信息学院6系姓名：学号：邮箱：cxxie@mail.ustc.edu.cn手机：2013年12月27日设计一实现FPGA对CPLD外设的全部利用实验要求•编写CPLD程序控制其外设(LED,数码管，输入开关等),并全部提供给FPGA使用•编写CPLD与FPGA(XC2V2000)的接口电路，实现FPGA与CPLD外设的直接对应关系.•编写FPGA程序测试CPLD的全部外设实验说明1•硬件分析本次实验涉及的硬件包括：4个脉冲触发开关、8个拨码开关、8个7段数码管、32个LED发光二极管以及如图1.1所示的CPLD和FPGA芯片。图1.1硬件连接图2.实验要求分析要

2、求通过FPGA对CPLD的全部外设进行控制，如果不进行编码则需要4+8+32+16二60根连接线，而实际只有23条，在这种情况下，对于8位拨码开关，可以在CPLD中对进行并串转换，8位需要3位地址线，再用一位表示指定地址的拨码开关的状态，这样就可以用4位将8位拨码开关信号传输到FPGA,在FPGA中将4位表示拨码开关的信号进行串并转换，得到8位信号，然后用这8位信号控制8个7段数码管，用高4位信号表示段码，再用低四位实现功能控制，最多有16种。对于4个脉冲开关，口J直接传输，在FPGA中，用这4位信号实现对32位LED发光二极管进行控制；此外，8个7段数码管，需要3根地址线和4根数据线，3

3、2个LED发光二极管，需要5根地址线和1位状态位，状态位用来表示指定地址的LED的状态。通过上述分析，总共需要4+4+3+4+5+1=21根连接线，不超过实际的23条连接线，所以上述方案是可实现的。图1.2为FPGA控制CPLD外设的结构示意图。图1.2FPGA控制CPLD外设的结构示意图设计方案1.CPLD程序设计CPLD程序分为以下几个功能模块八首先对八位拨码开关信号进行并串转换传输到FPGA中；对脉冲开关信号进行处理，每按一次脉冲开关，经过程序处理得到©或T传输到FPGA;对FPGA传输过来的5位LED地址、数码管3位位选信号和4位段码信号进行译码然后将译码之后的信号传输到外设。CP

4、LD程序主要结构图如如1.3所示。F18位拨码开关信号进行并串转换模块脉冲开关信号处理模块LED地址译码模块数码管位选信号译码模块LJ数码管段码信号译码模块LJ图1.3CPLD程序结构图a)并串转换8位拨码开关信号进入CPLD后对其进行并串转换，传换后用4位信号表示,其中高3位表示拨码开关地址，最低位表示开关的状态。在程序模块，用一个3位计数器，每一次吋钟上升沿到来吋计数器加1,然后根据计数器的值进行选择转换，程序如下：process(clk,dip,counter)beginif(clk'eventandclk='l,)thenifcounter>="lll"thencounter<="

5、000";elsecounter<=counter+l;endif;endif;casecounteriswhen”000”=>dip_sw<=H000,,&dip(0);when”001”=>dip_sw<="001H&dip(l);when"111"=>dip_sw<=,,lll,,&dip(7);whenothers=>dip_sw<="lll"&dip(7);endcase;endprocess;b)脉冲开关信号处理每按一次脉冲开关，对具脉冲信号进行处理，得到1位信号©或T然后传输到FPGA。其处理的程序如下(4个脉冲开关处理过程一样)：process(keyl)variableK

6、1:stdjogic;beginifkeyl'eventandkeyl='l'thenKl:=not(Kl);endif;pul_swl<=Kl;endprocess;c)LED地址译码5位LED地址信号和1位LED状态信号从FPGA传输到CPLD后要对其进行译码，其代码如下：process(clk)beginifclk'eventandclk=,l*thencaseled_addriswhen"00000"=>led(0)<=led_val;when"00001"=>led(l)<=led_val;whenH11110"=>led(30)<=led_val;whenothers=>led

7、(31)<=led_val;endcase;endif;endprocess;d）数码管位选和段码译码FPGA传输过来的3位位选信号和4位段码信号，需要在CPLD中对其进行译码，然后直接传输到外设。其代码见附录中实验1的CPLD完整代码。2.FPGA程序设计1Hz时钟3位脉冲信号LED功能控制进程计数器LED循坏控制进程lOKHz时钟4位串行信号串并转换1Hz时钟在FPGA程序屮，首先要对系统48MHz吋钟进行两次分频得