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时间:2019-08-04
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1、FPGA实现RS-232串口收发的仿真过程(Quartus+Synplify+ModelSim) 网上关于RS-232的异步收发介绍得很多,最近没事学着摸索用ModelSim来做时序仿真,就结合网上的参考资料和自己的琢磨,做了这个东西。针对我这个小程序结合FPGA的开发流程,主要走了以下几步:1.文本程序输入(VerilogHDL)2.功能仿真(ModelSim,查看逻辑功能是否正确,要写一个TestBench)3.综合(SynplifyPro,程序综合成网表)4.布局布线(QuartusII,根据我选定的FPGA器件型
2、号,将网表布到器件中,并估算出相应的时延)5.时序仿真(ModelSim,根据时延做进一步仿真) 这里贴出我的程序和各个详细步骤,能和各位正在学习的新手们一起分享。0.原理 略一、文本程序输入(VerilogHDL)发送端:moduletrans(clk, rst, TxD_start, TxD_data, TxD, TxD_busy );input clk,
3、 rst, TxD_start;input[7:0]TxD_data; //待发送的数据output TxD, //输出端口发送的串口数据 TxD_busy; reg TxD;reg[7:0] TxD_dataReg; //寄存器发送模式,因为在串口发送过程中输入端不可能一直保持有效电平reg[3:0] state;parameter ClkFrequency=25000000; //时钟频率-25MHzparameter Baud=115200;
4、 //串口波特率-115200 //波特率产生parameterBaudGeneratorAccWidth=16;reg [BaudGeneratorAccWidth:0]BaudGeneratorAcc;wire[BaudGeneratorAccWidth:0]BaudGeneratorInc=((Baud<<(BaudGeneratorAccWidth-4))+(ClkFrequency>>5))/(ClkFrequency>>4);wireBaudTick=BaudGeneratorA
5、cc[BaudGeneratorAccWidth];wireTxD_busy;always@(posedgeclkornegedgerst) if(~rst) BaudGeneratorAcc<=0; elseif(TxD_busy) BaudGeneratorAcc<=BaudGeneratorAcc[BaudGeneratorAccWidth-1:0]+BaudGeneratorInc;//发送端状态wire TxD_ready=(state==0); //当state=0时,处于准备空闲状态,TxD
6、_ready=1assignTxD_busy=~TxD_ready; //空闲状态时TxD_busy=0//把待发送数据放入缓存寄存器TxD_dataRegalways@(posedgeclkornegedgerst) if(~rst) TxD_dataReg<=8'b00000000; elseif(TxD_ready&TxD_start) TxD_dataReg<=TxD_data; //发送状态机always@(posedgeclkornegedgerst) if(~rst) begi
7、n state<=4'b0000; //复位时,状态为0000,发送端一直发1电平 TxD<=1'b1; end else case(state) 4'b0000:if(TxD_start)begin state<=4'b0100;//接受到发送信号,进入发送状态 end 4'b0100:if(BaudTick)begin state<=4'b
8、1000; //发送开始位-0电平 TxD<=1'b0; end 4'b1000:if(BaudTick)begin state<=4'b1001; //bit0
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