数电自主设计

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1、姓名张国胜班级1106105学号1110610523实验日期12-08节次教师签字成绩实验名称：答辩时的倒计时数字组合电路1.实验目的（1）学习数字电路计数、译码显示等单元电路的综合应用；（2）掌握74LS192芯片的逻辑功能，级联，异步清零，异步置数等使用方法；（3）进一步加强和稳固组合逻辑电路的使用；2.总体设计方案或技术路线（1）逻辑开关的使用：——答辩前的准备A、封锁时钟CP；B、异步置数，异步清零，起到了定时的作用；C、功能开关打到技术状态，启动时钟，电路开始工作。D、时钟开启之前，灯亮着，提示答辩者尽快做好准备。在电

2、路图中用灯泡代替。（2）中间组合逻辑电路产生相应供能电平、异步质数，得到想要的倒计时电路；（3）倒计时结束，数字逻辑功能开关关闭时钟，蜂鸣器响起，提示答辩时间结束；（4）秒表——对这个电路进行校验和调试3.实验电路图4.仪器设备名称、型号74LS192两块、74LS00与非门、译码显示器、信号源、实验箱；秒表5.理论分析或仿真分析结果（1）双时钟同步十进制加减计数器74LS192功能如下：1、清零74LS192异步清零。当清零信号CR=1，计数器清零，=0000；2、置数74LS192异步置数。当清零信号CR=0，置数信号计数器

3、开始异步并行置数=DCBA；3、计数上升沿到来时，加法计数器开始工作上升沿到来时，减法计数器开始工作4、保持当CR=0，LD=，计数器保持1、进位和借位当加法计数器达到最大值，且时，CO输出负脉冲，当下一个时钟来时，CO处于上升沿，计数器变成0000；当减法计数器达到最小值，且，BO出负脉冲，当下一个时钟来时，BO处于上升沿，计数器变成1001；2、级联上一个计数器的借位连接下一个时钟的减法时钟端，同理上一个计数器的进位连接下一个时钟的加法时钟端，这里我们用到前者。（1）仿真1、开始前定时仿真结果：2、中间某一时刻结果：（2）仿

4、真结果分析仿真实验结果和预想的结果一样6.实验结论7.实验中出现的问题及解决对策8.本次实验的收获和体会、对电路实验室的意见或建议10．参考文献原始数据记录表1、定时前三计数器的输入和输出值此时功能逻辑开关的状态为：蜂鸣器状态：2、某一时刻译码显示器的状态：此时功能逻辑开关的状态：蜂鸣器状态：秒表显示：3、结束译码显示器的状态：此时功能逻辑开关的状态：蜂鸣器状态：秒表显示：