一位全加器HSPICE设计

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1、设计一·四路与非电路的Hspice设计。设计二·一位全加器电路的Hspice设计。专业电子科学与技术学号学生姓名指导老师汪再兴设计一·四路与非门的设计12一·设计目的：1、学习使用电路设计与仿真软件HSPICE，练习用网表文件来描述模拟电路，并熟悉应用HSPICE内部元件库；2、熟悉用MOS器件来设计四位逻辑输入与非门电路。二·原理（说明）1．与非门与非门是与门和非门的结合，先进行与运算，再进行非运算。与运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。如1和1（两端都有信号），则输出为1；1和0，则输出为

2、0；0和0，则输出为02．4路与非门结构及原理：当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。真值表如下ABCDY000010001100101001110100110001100111010110111110011101111101111104路与非门mos管的电路图：12三·设计过程：Hspice要进行仿真的时候，应事先编写好网表文件，再通过导入网表文件进行

3、仿真。输入的网表文件（.sp）包含以下内容：(1)电路网表（子电路和宏，电源等）（2）声明所要使用的库（3）说明要进行的分析（4）说明所要求的输出输入的网表文件和库文件可以由原理图的网表生成器或者文本编写产生。输入的网表文件中的第一行必须是标题行，并且.ALTER辅助模型只能出现在文件最后的.end语句之前，除此之外，其他语句可任意排列。通过文本编写好的网表文件如下4NANDCMOS.OPTIONSLISTNODEPOST.OP.TRAN200P60NM1OUT4VCCVCCPCHL=1UW=20UM2OUT5VCCVCCPCHL=1UW=

4、20UM3OUT6VCCVCCPCHL=1UW=20U12M4OUT7VCCVCCPCHL=1UW=20UM51400NCHL=1UW=20UM62511NCHL=1UW=20UM73622NCHL=1UW=20UM8OUT733NCHL=1UW=20UVCCVCC05V140PULSE.24.82N1N1N5N10NV250PULSE.24.82N1N1N5N20NV360PULSE.24.82N1N1N5N10NV470PULSE.24.82N1N1N5N20NCOUT0.01p.MODELPCHPMOSLEVEL=1.MODELNCH

5、NMOSLEVEL=1.END将网表文件导入HSpui中进行仿真，得到lis等文件，并用Avanwaves软件进行观察结果。结果图如下：四·仿真分析延迟分析：在网表文件中添加下列语句.measuretrantpdrtrigv(4)val=2.5rise=1targv(out)val=2.5fall=1.measuretrantpdftrigv(4)val=2.5rise=1targv(out)val=2.5fall=1.measuretpdparam='(tpdr+tpdf)/2'并在.lis文件中查看结果，结果如下：******trans

6、ientanalysistnom=25.000temp=25.000*****tpdr=340.1950ptarg=2.8402ntrig=2.5000n12tpdf=340.1950ptarg=2.8402ntrig=2.5000ntpd=340.1950p功耗分析：在网表文件中添加.op语句，并在仿真结果.lis文件中查看：****voltagesourcessubcktelement0:v10:v20:v30:v40:vccvolts200.0000m200.0000m200.0000m200.0000m5.0000current0.

7、0.0.0.-226.4388npower0.0.0.0.1.1322utotalvoltagesourcepowerdissipation=1.1322uwatts设计二·一位全加器的设计12一．原理（说明）在计算机中2个二进制数之间的加减乘除算术运算都是由若干加法运算实现的.全加器是算术逻辑运算的重要组成部分,对其深入探索研究有重要的意义。一位全加器及其表达式在将2个多位二进制数相加时,除了最低位以外,每位都应该考虑来自低位的进位,即将2个对应位的加数和来自低位的进位3个数相加,实现这种运算电路即是全加器.设A是加数,B是被加数,CI是

8、来自低位的进位,S是本位的和,CO是向高位的进位.根据二进制数加法运算规则和要实现的逻辑功能,得出一位全加器真值表,全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加