超前进位加法器设计报告

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1、华东交大理工学院课程设计存档资料成绩：　华东交通大学理工学院课程设计报告书所属课程名称EDA课程设计题目　　超前进位加法器设计　　　　分院　　　　　专业班级学　　号　　　　　　　学生姓名　　　　　　　　指导教师　　　2013年7月2日第14页共14页华东交大理工学院课程设计目录第一章设计内容与要求3第二章超前进位加法器设计原理4第三章详细设计流程53.1.创建工程文件53.2.程序的编译63.3.波形的仿真8第四章设计结果分析12第五章源程序代码13第六章心得体会15第七章参考文献16第14页共14页华东交大理工学院课程设计第一章

2、设计内容与要求加法运算是最重要也是最基本的运算，所有的其他基本运算，如减、乘、除运算最终都能归结为加法运算。但因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于他的位相关。因此为了减少进位传输所消耗的时间，提高计算速度，人们设计了多种类型的加法器，如跳跃进位加法器、进位选择加法器、超前进位加法器等。本设计采用的是超前进位加法器。通过Verilog设计一个超前8位加法器。要求在QuartusII软件下，利用Verilog编程完成层次式电路设计，电路中的元件可以用Verilog设计也可以用库元件连线构成再封装。8位超前进位加

3、法器，借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。适配采用Cyclone系列的EP1C6Q240C8。要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形.试比较并阐述数据类型reg型和wire型的区别。第二章超前进位加法器设计原理将n个全加器相连可得n位加法器，但是加法时间较长。解决的方法之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的首先对于1位加法器基本位值和与进位输出为1；如果a,b有一个为1，则进位输出等于cin;令

4、G=ab,P=a+b,则有：Cout==ab+(a+b)cin=G+P•cin第14页共14页华东交大理工学院课程设计由此可以G和P来写出4位超前进位链如下（设定四位被加数和加数为A和B，进位输入Cin,进位输出为cout,进位产生Gi=AiBi,进位传输Pi=Ai+Bi）;C0=cin;C1=G0+P0C0=G0+P0•cinC2=G1+P1C1=G1+P1(G0+P0cin)=G1+P1G0+P1P0cinC3=G2+P2C2=G2+P2(G1+P1cin)=G2+P2G1+P2P1G0+P2P1P0cinC4=G3+P3C3

5、=G3+P3(G2+P2C2)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0cinCout=c4由超前进位链，各个进位彼此独立产生，将进位级联传播给去掉了，因此，减小了进位产生的延迟时间。同样可推导出下面的式子：SUM=A⊕B⊕Cin=（AB）⊕(A+B)⊕CinU=G⊕P⊕Cin本实验中采用8位超前进位加法器第三章详细设计流程3.1.创建工程文件打开QuartusII9.1创建一个工程文件adder_ahead选择菜单File中NewProjectWizard命令，在如下“工程设置”对话框中单击右侧“…”按钮

6、，找到文件夹D:atleraquartus，选中已存盘的add_ahead.vhd的文件。第14页共14页华东交大理工学院课程设计单击Next，将与工程有关的文件加入此工程。（1）选择仿真器和综合器类型。都选默认的None。（2）选择目标芯片。（3）工具设置。这里默认使用QuartusⅡ自含的所有设计工具。（4）结束设置。3.2.程序的编译（1）.选择菜单“Processing”—“StartCompilation”命令，或者点击运行编译按钮，启动完全编译，这里的完全编译包括分析与综合、适配、装配文件、定时分析、网编文件提取过

7、程。如果只要进行期中的某一项编译，可以选着“Tools”---“CompilerTool”命令，或者点击按钮即可出现编译工具选择串口，共包括5个编译工具，分别为分析与综合器、适配器、装配器、定时分析器、网表文件提提取器，单机每个工具前面的小图标可单独启动每一个编译器。第14页共14页华东交大理工学院课程设计（2）编译完成后，会将有关的编译信息显示在窗口中，可查看其中的相关内容。还可以查看中和后的电路原理图，选择“Tools”---“NetlistViewers”---“RTLViewer”菜单命令，既可观察综合生成的RLT方式的电

8、路原理图，在这里我们可以看到8位超期进位加法器生成的原理图如下：第14页共14页华东交大理工学院课程设计8位超期进位加法器生成的原理图：3.3.波形的仿真仿真时序，对项目进行仿真测试，也可以对项目中的某一个子模块进行仿真，其方法是选择菜单“Assi