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1、FPGA应用XilinxFPGA底层硬件开发底层硬件种类全局时钟网络PLL模块DCM模块块RAM资源硬核乘法器高速收发器嵌入式处理器底层硬件使用硬件原语：DevicePrimitive菜单Edit->LanguageTemplatesVerilog->DevicePrimitiveInstantation->FPGAIPCoreNewSource选择IPCoregen&ArchitectureWizard选择相应类型IPCore底层硬件全局时钟网络DLL模块DCM模块块RAM资源硬核乘法器高速收发器嵌入式处理器时钟
2、的时序特性时钟偏移时钟抖动：时钟占空比失真时钟建立、保持时间时钟偏移时钟偏移(Skew)：同一时钟到达两个不同寄存器之间的时间差时钟偏移分正偏移、负偏移全局时钟由专用的全局时钟管脚驱动单个全局时钟，由后者去控制设计中的每个触发器时钟设计原则不采用门控时钟，组合逻辑只输出到触发器输入端；全局时钟IBUFG全局时钟缓冲IBUFGDS差分全局时钟缓冲BUFG全局缓冲BUFGP带时钟使能信号的全局缓冲BUFGMUX全局时钟复用缓冲BUFGDLL全局时钟延迟锁相环全局时钟实现BUFGP方法IBUFG/IBUFGDS+BUFG
3、IBUFG后组合BUFGIBUFGCLKIN_IBUFG_INST(.I(CLKIN_IN),.O(CLKIN_IBUFG));BUFGCLK_BUFG_INST(.I(CLKIN_IBUFG),O(CLK_OUT));BUFGP方法IBUFG/IBUFGDS+BUFGIBUFGDS后组合BUFGIBUFGDSCLKIN_IBUFG_INST(.I(CLKIN_P_IN),.IB(CLKIN_N_IN),.O(CLKIN_IBUFGDS));BUFGCLK_BUFG_INST(.I(CLKIN_IBUFGDS),.
4、O(CLK_OUT));LOGIC+BUFG方法BUFG驱动普通信号当某个信号需要扇出非常大，且要求抖动延迟最小信号进入全局时钟布线层需要一个固有的延迟(10ns),但BUFG到其它所有单元的延时忽略不计BUFGCLK_BUFG_INST(.I(CLK_IN),.O(CLK_OUT));IBUFG/IBUFGDS+DCM+BUFG方法通过DCM模块，对时钟进行同步、移相、分频、倍频等变换，并使全局时钟输出无抖动延迟;IBUFGCLK_BUFG_INST(.I(CLK_IN),O(CLK_IBUFG));DCM_AD
5、VDCM_ADV_INST(.CLKFB(CLKFB_IN),.CLKIN(CLKIN_IBUFG),.DADDR(GND1[6:0]),.DCLK(GND3),.DEN(GND3),.DI(GND2[15:0],.DWE(GND3),.PSCLK(GND3),.PSEN(GND3),.PSINCDEC(GND3),.RST(RST_IN),.CLKFX(CLKFX_BUF),.CLK0(CLK0_BUF),.LOCKED(LOCKED_OUT));BUFGCLKFX_BUFG_INST(.I(CLKFX_BUF)
6、,.O(CLKFX_OUT));LOGIC+DCM+BUFG方法内部信号同步、移相、分频、倍频等变换，并使输出无抖动延迟;DCM_ADVDCM_ADV_INST(.CLKFB(CLKFB_IN),.CLKIN(CLKIN_IN),.DADDR(GND1[6:0]),.DCLK(GND3),.DEN(GND3),.DI(GND2[15:0],.DWE(GND3),.PSCLK(GND3),.PSEN(GND3),.PSINCDEC(GND3),.RST(RST_IN),.CLKFX(CLKFX_BUF),.CLK0(
7、CLK0_BUF),.LOCKED(LOCKED_OUT));BUFGCLKFX_BUFG_INST(.I(CLKFX_BUF),.O(CLKFX_OUT));第二全局时钟长线资源，驱动性能、抖动、延时指标仅次于全局时钟；可驱动片内任一逻辑信号，一般用于高频、高扇出的时钟使能信号及高速路径上的关键信号全局时钟不占用逻辑资源，也不影响其它布线资源；但第二全局时钟资源要占用使用方法：定义线网约束属性NET“s1”USELOWSKEWLINES;NET“s2”USELOWSKEWLINES;NET“s3”USELOWSK
8、EWLINES;DCM模块强大的DLL模块，功能包括：消除时钟延时频率合成时钟相位调整优点：实现零时钟偏移(Skew)，消除时钟分配延迟，时钟闭环控制；时钟可映射到PCB上，用于同步外部芯片，将内外时钟一体化；DCM模块DCM模块IPCore的使用DCM模块IPCore的使用DCM模块IPCore的使用DCM模块IPCore的使用DCM模块IPCore的使用
