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1、SPI串行总线接口的Verilog实现摘要：集成电路设计越来越向系统级的方向发展,并且越来越强调模块化的设计。SPI(SerialPeripheralBus)总线是Motorola公司提出的一个同步串行外设接口,容许CPU与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点,介绍了其4条信号线,SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款802.11b芯片中的位置,及该接口作为基带和射频的通讯接口所完成的功能,并给出了用硬件描述语言VerilogHDL实现该接口的部分程序。该实现已经在Modelsim中完成了仿真,并经过了FPGA验证,最后给出
2、了仿真和验证的结果。 在SOC设计中,利用EDA工具设计芯片实现系统功能已经成为支撑电子设计的通用平台.并逐步向支持系统级的设计方向发展。而且,在设计过程中,越来越强调模块化设计。 SPI总线是Motorola公司提出的一个同步串行外设接口,具有接口线少、通讯效率高等特点。本文给出的是利用VerilogHDL实现的SPI总线模块,该模块是802.11b无线局域网芯片中一个子模块,该模块完成了芯片中基带(baseband)与RF的通讯工作.1SPI总线接口概述 SPI(SerialParallelBus)总线是Motorola公司提出的一个同步串行外设接口,允许CPU与各种外
3、围接口器件(包括模/数转换器、数/模转换器、液晶显示驱动器等)以串行方式进行通信、交换信息。他使用4条线：串行时钟线(SCK)、主机输入/从机输出线(MISO)、主机输出/从机输入线(MOSI)、低电平有效的使能信号线(CS)。这样,仅需3～4根数据线和控制线即可扩展具有SPI接口的各种I/O器件其典型结构如图1所示。 SPI总线具有以下特点：(1)连线较少,简化电路设计。并行总线扩展方法通常需要8根数据线、8～16根地址线、2～3根控制线。而这种设计,仅需4根数据和控制线即可完成并行扩展所实现的功能。(2)器件统一编址,并与系统地址无关,操作SPI独立性好。(3)器件操作遵循统一的规
4、范,使系统软硬件具有良好的通用性。2SPI总线接口的设计与实现 该模块是802.1lb无线局域网芯片中的一子模块,其在芯片中的位置如图2所示。 其中baseband(基带)为SPI的主控器(master),RF(射频)为SPI的受控器(slave)。SPIinterface作为baseband与RF的通讯接口,主要完成以下工作：(1)将从baseband接收到的16位的并行数据,转换为RF所能接收的串行数据,并将该数据根据SPI协议送给RF。(2)产生RF所需的时钟信号SCLK,使能信号CSB。(3)接收从RF传回的串行数据,并将其转换为并行数据。(4)将baseband发送
5、的数据,与RF返回的数据进行比较,并把比较结果传给baseband。 下面给出用VerilogHDL语言实现前两项功能的关键程序,相关变量的声明在此略去。//generateacounteralways@(posedgeclockornegedgereset)begin if(!reset) counter<=0; elseif(enable) begin if(counter<53) counter="counter"+1; endend//generatesignal"csb"always@(posedgeclockornegedgereset)begin if(!
6、reset) csb<=1; elseif(counter>=1&&counter<=50) csb=0; else csb=1;end//Generate"sclk"always@(posedgeclockornegedgereset)begin case(counter) 6'd02:sclk=1; 6'd05:sclk=1; 6'd08:sclk=1; 6'd11:sclk=1; 6'd14:sclk=1; 6'd17:sclk=1; 6'd20:sclk=1; 6'd23:sclk=1; 6'd26:sclk=1; 6'd29
7、:sclk=1; 6'd32:sclk=1; 6'd35:sclk=1; 6'd38:sclk=1; 6'd41:sclk=1; 6'd44:sclk=1; 6'd47:sclk=1; defaultsclk=0;endcaseendalways@(counterorcsb)begin if(csb==0) case(counter) 6'h00, 6'h01, 6'h02, 6'h03:mosi_i
