《fpga设计经验》PPT课件

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1、数字电路设计中的几个基本概念建立时间和保持时间建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（holdtime）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数字电路设计中的几个基本概念数字电路设计中的几个基本概念竞争和冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由

2、于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。为避免上述现象，输入和输出是尽量寄存器化例：A=B当B从00变化到11时，0、1位变化顺序未知则A输出可能为01或10数字电路设计中的几个基本概念数字电路设计中的几个基本概念无法保证A,B,C,D变化同步，输出有可能出现毛刺数字电路设计中的几个基本概念冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错

3、，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。数字电路设计中的几个基本概念如何处理毛刺是利用D触发器的D输入端对毛刺信号不敏感的特点常采用格雷码计数器取代普通的二进制计数器数字电路设计中的几个基本概念清除和置位信号异步清0同步清0数字电路设计中的几个基本概念触发器和锁存器触发器的语言描述：always@(posedgeclk)beginQ=d;end数字电路设计中的几个基本概念锁存器的语言描述always@(posedgeclk)beginif(en==1)Q=d;endFPGA/CPLD中的一些设计方法FPGA设计中的同步设计异步设计不是总能满足(它们

4、所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问题。FPGA/CPLD中的一些设计方法在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计的。在FPGA中上述的全局时钟网络被称为时钟树，无论是专业的第三方工具还是器件厂商提供的布局

5、布线器在延时参数提取、分析的时候都是依据全局时钟网络作为计算的基准的。如果一个设计没有使用时钟树提供的时钟，那么这些设计工具有的会拒绝做延时分析有的延时数据将是不可靠的。FPGA/CPLD中的一些设计方法全局时钟对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。FPGA/CPLD中的一些设计方

6、法FPGA/CPLD中的一些设计方法（最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时钟的建立时间tsu和保持时间th）FPGA/CPLD中的一些设计方法门控时钟在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：?驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。FPGA/CPLD中的一些设计方法FPGA/

7、CPLD中的一些设计方法我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。FPGA/CPLD中的一些设计方法FPGA/CPLD中的一些设计方法多级逻辑时钟当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。FPGA/CPLD中的一些设计方法行波时钟即一个触发器的输出用作另一个触