资源描述：
《《FPGA设计袁百灵》PPT课件》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、FPGA设计１FPGA设计流程２设计举例３FPGA设计基本原则内容４其它典型的FPGA设计流程设计输入前仿真（功能仿真）综合(优化、综合、映射)布局布线后仿真（时序仿真）生成下载文件，进行板级调试FPGA设计的基本原则系统原则硬件原则同步设计原则面积和速度的平衡和互换系统原则原则：FPGA设计要求对设计的全局有个宏观的上的合理安排。比如时钟域、模块复用、约束、面积和速度等问题。FPGA/CPLD的资源情况：一般是由底层可编程硬件单元、BLOCKRAM资源、布线资源、可配置的IO单元、时钟资源等组成。返回可编程
2、的硬件单元底层的可编程硬件单元＝ＦＦ＋ＬＵＴFF －－触发器LUT －－查找表返回时钟资源锁相环(Phase-LockedLoop,PLL)延迟锁定环(Delay-LockedLoop,DLL)返回硬件原则1.评判一段HDL代码的优劣标准：其描述并实现的硬件电路的性能（包括面 积和速度两个方面）。2.举例：比较Verilog和Ｃ语言的区别C:For(I=0;I<16;I++){function();}Verilog:reg[3:0]counter;always@(negedgerst_nornegedgec
3、lk)always@(negedgeclk)beginbeginif(!rst_n)case(counter)counter<=4’b0;4’b0000:else4’b0001:counter<=counter+1;……endendcaseendC:Verilog:if()…1)if()…else…else…2)swithch(variable)2)case(var){value1:…casevalue1…break;value2:…casevalue2…break;…………default:…}endcase
4、解决办法：一：使用if()…;if()…;的结构描述出不带优先级的“平行”条件判断语句；二：使用软件将优先级树优化掉返回同步设计原则异步电路特点：１．电路的核心逻辑用组合逻辑电路实现。比 如异步的FIFO/RAM读写信号，地址译码 等电路；２．电路的主要信号，输出信号等并不依赖于 任何一个时钟信号。不是由时钟信号驱动FF产生；３．异步时序电路的最大缺点是容易产生毛刺。同步时序电路的特点：１．电路的核心逻辑用各种各样的触发器实现２．电路的主要信号、输出信号等都是由某个时 钟沿驱动触发器产生出来的；３．同
5、步时序电路可以很好的避免毛刺。同步时序电路设计的几个问题：１．是否同步时序电路一定比异步电路更多使用 逻辑资源？２．如何实现同步时序电路的延时？３．同步时序电路的时钟如何产生？返回面积与速度的平衡和互换原则概念：面积：指一个设计消耗的FPGA/CPLD的逻辑 资源的数量速度：指设计在芯片上稳定运行，所能够达到 的最高频率面积与速度的平衡：对面积和速度的要求，和产品的质量和 成本有直接关系。面积与速度的互换：速度的优势换面积的节约：从理论上讲，一个设计如果时序余量较大，那么就能通过功能模块的复用减少设
6、计消耗的面积。面积复制换速度的提高：如果，一个设计的时序要求比较高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行运作，在芯片输出模块再对数据进行“并串转换”。这样从宏观上看整个芯片满足了处理速度的要求。返回其它阻塞赋值与非阻塞赋值的区别和用法modulenon_block(a,c,clk);非阻塞赋值inputa;inputclk;outputc;regb,c;always@(negedgeclk)beginb<=a;c<=
7、b;endendmodulemodulenon_block(a,c,clk);阻塞赋值inputa;inputclk;outputc;regb,c;always@(negedgeclk)beginb=a;c=b;endendmodule两种赋值方式的使用规则：１．在always块中，组合逻辑设计使用阻塞赋 值“＝”。２．在always块中，时序逻辑设计使用非阻塞赋值“《＝”。３．在always块中，当即存在组合逻辑，有存 在时序逻辑时，使用非阻塞赋值“《＝”。moduletest(a,b,c,d,y);m
8、oduletest(a,b,c,d,y);inputa,b,c,d; inputa,b,c,d;outputy; outputy;regy,tmp1,tmp2;regy,tmp1,tmp2;always@(aorborcord)always@(aorborcordortmp1ortmp2)begin begintmp1<=a&b;tmp1<=a&b;tmp2<=c&d;tmp2<=c&d;y<=t
