VHDL8位加法器设计

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1、VHDL数字系统设计与测试钟桦电院智能所主楼III416huazhongxd@163.com实例8位加法器的设计实例8位乘法器的设计实例键盘接口芯片KBC设计2实例8位加法器的设计设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位：设有进位产生逻辑，运算速度较快；占用更多的资源，并且随着位数的增加，与相同位数的串行加法器的资源占用差距也越来越大。串行进位：进位方式是将全加器级联构成多位加法器。3工程实现：使用加法器要在速度和容量之间寻找平

2、衡点；多位加法器由4位二进制并行加法器级联构成是较好的折中选择。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。8位二进制并行加法器即是由两个4位二进制并行加法器级联而成。ADDER4BS8[3..0]C8C4S4[3..0]A8[3..0]A4[3..0]CO4B8[3..0]SCB4[3..0]U1S8[7..0]S8[7..0]A8[7..0]A8[7..0]ADDER4BB8[7..0]S8[7..4]B8[7..0]C4S4[3..0]A8[7..4]A4[3..0]CO4CO8B8[7

3、..4]B4[3..0]U2图7.28位加法器电路原理图4--ADDER4B.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYADDER4BIS--4位二进制并行加法器PORT(C4：INSTD_LOGIC；--低位来的进位4A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位加数位B4：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位被加数二S4：OUTSTD_LOGIC_

4、VECTOR(3DOWNTO0)；--4位和进CO4：OUTSTD_LOGIC)；--进位输出制ENDENTITYADDER4B；并行ARCHITECTUREARTOFADDER4BIS加法SIGNALS5：STD_LOGIC_VECTOR(4DOWNTO0)；器SIGNALA5，B5：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINA5<='0'&A4；--将4位加数矢量扩为5位，为进位提供空间B5<='0'&B4；--将4位被加数矢量扩为5位，为进位提供空间S5<=A5+B5+C4；S4<=S5(3D

5、OWNTO0)；CO4<=S5(4)；ENDART；58位二进制加法器--ADDER8B.VHDLIBRARYIEEE；USEIEEE.STE_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL：ENTITYADDER8BISPORT(C8：INSTD_LOGIC；A8：INSTD_LOGIC_VECTOR(7DOWNTO0)；B8：INSTD_LOGIC_VECTOR(7DOWNTO0)；S8：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；CO8：OUTSTD_LO

6、GIC)；ENDENTITYADDER8B；6ARCHITECTURErtlOFADDER8BISCOMPONENTADDER4BISPORT(C4：INSTD_LOGIC；A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；B4：INSTD_LOGIC_VECTOR(3DOWNTO0)；S4：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CO4：OUTSTD_LOGIC)；ENDCOMPONENTADDER4B；SIGNALSC：STD_LOGIC；--4位加法器的进位标志BEGINU1：AD

7、DER4Bportmap(C4=>C8，A4=>A8(3downto0)，B4=>B8(3downto0)，S4=>S8(3downto0)，CO4=>SC)；U2：ADDER4BPORTMAP(C4=>SC，A4=>A8(7downto4)，B4=>B8(7downto4)，S4=>S8(7downto4)，CO4=>CO8)；ENDrtl；7实例8位乘法器的设计设计思路1：真值表形式一個最簡單的二位元的二進位數A與B作相乘運算動作如下：A1A0XB1B0A1B0A0B0＋A1B1A0B1X3X2X1X0其中X0=A0

8、B0X1=A1B0+A0B1X2=A1B1+X1級的進位位元X3=X2級的進位位元82位乘法器的設計libraryieee;useieee.std_logic_1164.all;A1A0XB1B0entitymul2isport(a,b:instd_logic_vector(1downto0);A1B0A0B0x:o