eda技术p4-maxii工具使用

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1、EDA技术MAX+plus开发工具任课教师：安国臣电子邮箱：angch@163.com9/21/20211本部分首先回顾FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII的基本情况和EDA重用模块IP作一简述。第四部分MAX+plus开发工具9/21/202124.1回顾FPGA／CPLD设计流程一个完整的、典型的EDA设计流程既是自顶向下设计方法的具体实施途径，也是EDA工具软件本身的组成结构。原理图/VHDL文本编辑综合FPGA/C

2、PLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真逻辑综合器结构综合器1：功能仿真2：时序仿真1：ISP方式下载2：JTAG方式下载3、针对SRAM结构的配置4、OTP器件编程功能仿真9/21/202134.1回顾FPGA／CPLD设计流程1设计输入图形输入硬件描述语言文本输入状态图输入法、波形图输入法、原理图输入法2综合将电路的高级语言（如行为描述）转换成低级的，可与FPGACPLD的基本结构相映射的网表文件或程序。3适配器(布线布局)将综合产生的网表文件配置于指定的目标器件

3、中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。4仿真5编程下载对EDA设计进行模拟，以验证设计排除错误。分为功能仿真和时序仿真两种不同级别的仿真测试。6硬件测试把适配器生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。最后对FPGA或CPLD硬件系统进行统一测试，最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。9/21/202144.2常用EDA工具EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)

4、下载器厂商专用9/21/202154.2常用EDA工具1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE各PLD生产商都有针对各自产品的集成开发环境9/21/202164.3MAX+plusII概述ALTERA公司是世界最大可编辑逻辑器件供应商之一，其生产的CPLD/FPGA以其稳定、集成度高、使用方便

5、等得以广泛应用。其配套的EDA软件MAX+plusII是集编辑、综合、编译、仿真、器件编程等于一体的完全集成化开发环境。MAX+plusII自动设计主要环节包括：设计编辑、编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取、编程文件汇编（装载）、编程下载9个环节9/21/202174.3MAX+plusII概述图形或HDL编辑器MAX+plusII设计流程编译网表提取、数据库建立、逻辑综合逻辑分割、适配延时网表提取编程文件汇编编程器设计输入综合或编辑适配器件下载仿真9/21/202184.3MAX+p

6、lusII概述MAX+plusII的启动界面▲支持原理图、VHDL和Verilog语言文本、波形与EDIF等格式的设计输入，并支持这些文件的任意混合设计。▲具有门级仿真器，，能够产生精确的仿真结果。在适配之后，生成供时序仿真用的EDIF、VHDL和Verilog三种不同格式的网表文件。▲支持主流的第三方EDA工具(综合器、仿真器等）▲支持除APEX20K系列之外的所有AlteraFPG/CPLD大规模逻辑器件。9/21/202194.3MAX+plusII概述以设计1位全加器为例，简述具体的设计方法1位全加器可由两

7、个半加器(无低位进位)及一或门组成：例：A,B为要相加的数Cin为进位输入；So为和输出，Co是进位输出；可以先计算A加B得出So1Co1（半加器）再计算So1加Cin得出So2Co2（半加器）结果：SO=So2Co=Co1+Co2（或运算）1位全加器：带低位进位输入、高位进位输出的二进制1位加法电路，可以级联实现多位加法器。9/21/2021104.4MAX+plusII原理图输入设计方法步骤1：为本项设计建立文件夹步骤2：输入设计项目和存盘步骤3：将设计项目设置成工程文件（PROJECT）步骤4：选择目标器件并

8、编译步骤5：时序仿真步骤6：引脚锁定步骤7：编程下载原理图设计方法的基本步骤：9/21/2021114.4MAX+plusII原理图输入设计方法原理图设计方法的基本步骤：步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。任何一项设计都是一项工程（Project），必须首先为此设计建立一个放置与此工程相关的文件的文件夹；此文件夹将被EDA