《数字设计—原理与实践》课程设计

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1、《数字设计—原理与实践》课程设计《数字设计—原理与实践》课程设计题目：1.使用74LS83构成4位二进制全加全减器2.1011序列发生器和检测器学院：学号：姓名：日期：组合逻辑设计题目：使用74LS83构成4位二进制全加全减器。第9页共9页《数字设计—原理与实践》课程设计具体要求:1）列出真值表；2）画出逻辑图；3）用VerilogHDL进行仿真；1.设计思路及原理分析全加器是除本位数字相加外，还考虑进位输入和进位输出的加法器，全减器同理，考虑借位输入和借位输出。本次主要应用74LS83来实现设计要

2、求，74LS83是四位二进制先行进位加法器，所以显然可以直接接入输入获得全加器，所以本次设计重点在于四位全减器的设计。我们知道，对于串行进位加法器，可略加改进获得相应的减法器，基本原理如下式：即将减法变为加法，而，这里利用了补码的基本性质，具体实现时可以将减数逐位取反，然后最低位加1。又因为全加器时为为进位输入，全减器时应变为借位输入，所以要减去，且全加器的输出端为进位输出，而全减法器应该输出借位输出，而进位输出与借位输出恰好是反向的关系，所以将取反后即得到全减器的借位输出，据此，可以在全加器的基础上设

3、计全减器。因为四位的全加全减器真值表行数太多，不方便一一列出，征求老师许可后，只列举出部分典型的数据组合，由局部推知整体，具体如下：00010010101011110110101111101111010011001100011001000011101111001110010110001001001010111010000110111110111101100010110001100100011001111100111001001111其中表中输出部分上行为全加输出，下行为全减输出。2.逻辑电路图第9页共9

4、页《数字设计—原理与实践》课程设计注：当输入使能取EN=0时，为全加器，当EN=1时为全减器3.仿真结果及分析①将上述逻辑电路仿真，按真值表部分输入设定仿真输入，得到仿真波形图如下：由波形图易知，输入即为真值表的输入，其中0~80ns为全加器部分，80~160ns为全减器部分，得到的仿真输出与真值表完全一致，说明电路的设计是成功的。②现在再用VerilogHDL程序进行仿真，VerilogHDL程序如下：第9页共9页《数字设计—原理与实践》课程设计moduleVhdl(s,out,a,b,in,EN);

5、output[0:3]s;outputout;input[0:3]a,b;inputin;inputEN;regout;reg[0:3]s,c;always@(*)if(EN==0)begin{out,s}=a+b+in;endelsebeginc=10000-b;{out,s}=a+c-in;out=~out;endendmodule同样的，我们设置仿真时的输入为真值表中的数据，仿真后得到的波形如下所示：由波形图可知，仿真结果与真值表完全吻合，也与逻辑电路图仿真出的结果完全吻合，说明本次设计的可行性和

6、正确性，至此，我们完成了基于74LS83构成4位二进制全加全减器的分析、设计、仿真，而且从两种不同方式（逻辑电路图和VerilogHDL）进行，都达到了预期的设计要求。时序电路设计题目：1011序列发生器和检测器的设计实现设计内容：1）进行需求分析，确定总体框架；第9页共9页《数字设计—原理与实践》课程设计2）画出逻辑电路图；3）对设计电路进行仿真;设计要求:1)设计一个1011序列发生器；2）设计一个1011序列检测器，改序列检测器的输入可以通过人工拨动开关来选择；一、1011序列发生器1．设计思路

7、及原理分析对于特定的二进制序列发生，可由Johnson计数器改进获得。本题要求设计1011序列发生器，即当遇到有效时钟边沿，输出按照10111011···周期形式输出。设计思路如下，事74LS194出于左移状态，即，选择三个输出，使其按照某种逻辑反馈到左移位LIN处，从而让其移位寄存所需要的序列。由于只需要四位循环，而选择三个输出时会有八种输出，所以有无效输出，要通过相关逻辑关系实现其自校正功能，让数据能到达有效循环中，从而输出周期性的稳定的1011序列。001011101010000100110111

8、上图为消除了无效循环后的状态转移关系图，由状态图可以得到状态转换表，如下所示：00010010010010010110101111111001001101101111011011110110由状态转换表可以画出与的卡诺图，得到的表达式如下：上式即为反馈部分的逻辑关系，由此，我们可以得到1011序列发生器的电路图。2．逻辑图由原理部分的分析，在Quartusii中画出逻辑电路图如下：第9页共9页《数字设计—原理与实践》课程设计3．仿真结果及分