数字逻辑与数字电子(王立欣)第二章4-4new

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1、4.4维持阻塞D触发器4.4.1维持阻塞D触发器的电路结构4.3.2维持阻塞D触发器的工作原理4.4.1维持阻塞D触发器的电路结构维持阻塞D触发器的电路如图4.12所示。维持组塞D触发器是在基本RS触QQQQ发器的基础之上增加了四个逻辑门而构成的。&&AABB&&C门的输出是基本RS触发器的置1100“0”通道，D门的输出是基本RS触发器11的置“1”通道。C门和D门可以在控制44&&CCDD&&22时钟控制下，决定数据[D]是否能传输00到基本RS触发器的输入端。E门将数11CPCP11据[D]以反变量形式送到C门的输入端33&&&&，再经过F门将数据[

2、D]以原变量形式EFEF送到D门的输入端。使数据[D]等待时110011钟到来后，通过C门D门，以实现置[][]DD“0”或置“1”。图图44..1122维持维持阻塞阻塞DD触发器触发器4.4.2维持阻塞D触发器的工作原理D触发器具有置“0”和置“1”的功能。设Q=0、[D]=1，当CP来到前，触发器有关点的逻辑电平如图4.13所示。当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图所示。Q11Q在执行置“1”操作时，C门输出为高00电平；D门输出为低电平，此时应保证&&置“1”和禁止置“0”。为此，将D=0通过AB①线加到C门的输入端，保证C=1，

3、从110而禁止置“0”。1&&同时D=0通过②线加到F门的输入端CD1，保证F=1，与CP=1共同保证D=0，从0CP01而维持置“1”。&&EF210[]D图4.13触发器置“1”状态置“0”过程与此类似。设Q11QQ=1、[D]=0，当CP来到前，触00发器的有关点的状态如图所示。&AB&当CP=1时，置“0”操作的过程见图。110C门输出低电平，此时应保证置“0”和禁止置“1”。为此，将&CD&140C=0通过④线加到E门的输入端CP，保证E=1，从而保证C=0，维10持置“0”。3&&EF同时E=1通过③线加到F门的0输入端，保证F=0，从而使D=

4、11[D]，禁止置“1”。以上过程见图4.14。图4.14触发器置“0”状态电路图中的②线或④线都是分QQ别加在置“1”通道或置“0”通道的同一侧，起到维持置“1”或维持置“0”的作&&用；①线和③线都是加在另一侧通AB道上，起阻塞置“0”或置“1”作用。所RdSd以①线称为置“0”阻塞线，②线是置1“1”维持线，③线称为置“1”阻塞线，&CD&4④线是置“0”维持线。从电路结构上CP看，加于置“1”通道或置“0”通道同侧2&3&的是维持线，加到另一侧的是阻塞EF线，只要把电路的结构搞清楚，采用正确的分析方法，就不难理解电[]D路的工作原理。图9.15维持

5、阻塞D触发器根据对工作原理的分析，可以看出，维持阻塞D触发器是在时钟上升沿来到时开始翻转的。我们称使触发器发生翻转的时钟边沿为动作沿。图4.16是带有异步清零QQ和预置端的完整的维持阻&&AB塞D触发器的电路图。这RdSd个触发器的直接置“0”和直接置“1”功能无论是在时钟&&CD的低电平期间，还是在时CP钟的高电平期间都可以正&&确执行。EF[]D图4.16维持阻塞D触发器例4_2