基于vhdl的综合计时系统

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1、http://www.paper.edu.cn基于VHDL的综合计时系统12周雷，许文建1中国矿业大学信息与电气工程学院信号与信息处理，江苏徐州（221008）2中国矿业大学信息与电气工程学院检测技术与自动化装置，江苏徐州（221008）E-mail:zhoul35@163.com摘要：本文介绍了基于VHDL语言的综合计时系统。该计时系统实现年、月、日、星期以及时间的计时，并通过调整键实现对时间的调整。关键词：VHDL，计时，FPGA1．VHDL语言简介[1]VHDL的英文全名是Very-High-

2、SpeedIntegratedCircuitHardwareDescriptionLanguage，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体

3、的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点VHDL语言的特点VHDL是一种独立于实现技术的语言，它不受某一特定工艺的束缚，允许设计者在其使用范围内选择工艺和方法。为了适应未来的数字硬件技术，VHDL还提供了将新技术引入现有设计的潜力。VHDL语言的最大特点是描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型。具体而言，VHDL较其他的硬件描述语言有如下优

4、越之处：（1）.支持从系统级到门级电路的描述，同时也支持多层次的混合描述；描述形式可以是结构描述，也可以是行为描述，或者二者兼而有之。（2）.既支持自底向上（bottom-up）的设计，也支持自顶向下（top-down）的设计；既支持模块化设计，也支持层次化设计；支持大规模设计的分解和设计重用。（3）.既支持同步电路，也支持异步电路；既支持同步方式，也支持异步方式。（4）.支持传输延迟，也支持惯性延迟，可以更准确地建立复杂的电路硬件模型。（5）.数据类型丰富，既支持预定义的数据类型，又支持自定义的数

5、据类型；VHDL是强类型语言，设计电路安全性好。（6）.支持过程与函数的概念，有助于设计者组织描述，对行为功能进一步分类。（7）.提供了将独立的工艺集中于一个设计包的方法，便于作为标准的设计文档保存，也便于设计资源的重用。（8）.VHDL语言的类属提供了向设计实体传送环境信息的能力。（9）.VHDL语言的断言语句可用来描述设计本身的约束信息，支持设计直接在描述中书写错误条件和特殊约束，不仅便于模拟调试，而且为综合化简提供了重要信息。2．系统设计要求通过使用VHDL语言设计一个综合性的计时系统，要求能

6、实现年、月、日、时、分、秒及星期的计数等综合计时功能，同时将计时结果15个七段数码管显示，并且可通过两个-1-http://www.paper.edu.cn设置键，对计时系统的有关参数进行调整。具体系统的功能面板如图1所示。年月日星期年月日时分秒星期模式调整图1系统功能面板根据系统设计要求可知，本综合计时系统可分成三个主要模块：综合计时电路、显示控制电路和调整控制电路。其中综合计时电路用于完成各种计时的功能，显示控制电路用于完成计时结果的显示控制及显示译码等功能，而显示控制电路则用于调整计时系统的有

7、关参数。3．综合计时电路的设计根据系统的设计要求，综合计时电路可分为计秒电路、计分电路、计时电路、计日电路、计月电路、计年电路、计星期电路等7个子模块，这7个子模块都具有预置、计数、和进位功能，设计思想如下：(1)计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。(2)计分电路、计时电路：其设计思想与计秒电路类似。(3)计日电路：将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X

8、（包括28、29、30、31四种情况），待计数至X＋1瞬间，进位，计月电路加1，而计日电路1重新开始计数。(4)计月电路：将计日电路产生的进位脉冲信号作为计月电路的计数时钟信号，待计数至12瞬间，进位，计年电路加1，而计月电路返回1重新开始计数。(5)计年电路：将计月电路产生的进位脉冲信号作为计年电路的计数时钟信号，待计数至100瞬间，计年电路返回0重新开始计数。（注：由于本系统的计年范围仅为2000～2099年，所以计年模块只对年份的后两位进行计数，年份的前两位始终