案例5.1_设计带有校时功能的数字闹钟

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1、.案例5.1设计带有校时功能的数字闹钟本案例通过一个带有校时功能的数字闹钟的设计过程的分析，对考生能否将已学过的知识运用到实际中去，是否初步了解设计的要求和步骤，是否熟悉集成电路的使用方法和各种芯片的功能等方面进行评价。一、设计要求：本案例要求设计一个数字钟，基本要求为：(1)有“时”、“分”的十进制数显示．“秒”信号驱动发光二极管．成为将“时”、“分”显示隔开的小数点。显示情况如图29-1所示。(2)计时以1昼夜24h为1个周期。(3)具有校时电路(即有预置数功能)。任何时候可对数字闹钟进行校准，将其拨至标准时间或其他需要的时间。(4)计时过程中的任意“时”、“分”，均

2、能按需要起闹，闹钟每次起闹时间为3～5s，并允许用户在此范围内调整。本数字钟电路的设计主要是采用TTL集成电路实现组合逻辑与时序逻辑电路的设计，数字钟电路的基本工作原理是采用50Hz的220V交流市电作为标准时间源，经整形后产生的稳定的脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器计满24后，各计数器清零，重新计数。计数器的输出经译码器送显示器。二、总体设计方案根据对设计要求的分析，数字闹钟的总体结构应由以下各部分组成：(1)数字闹钟计时的标准信号应是频率相当稳定的IHz秒脉冲，所

3、以要设置标准时间源。(2)数字闹钟计时周期为24h，因此必须设置24h计数器，它应由模为60的秒计数器和分计数器及模为24的时计数器组成。秒显示由发光二极管的亮、暗示意，时和分由七段数码管显示。(3)为使数字闹钟的走时与标准时间一致，校时电路是必不可少的，本例采用开关控制校时方法，直接用秒脉冲先后对“时”、“分”、“秒”计数器进行校时操作。(4)为使数字闹钟能按用户需要，在特定时间起闹，应设置有控制作用的电路及确定何时起闹的时、分译码电路和选择开关，由用户自行决定起闹时、分。闹钟的时间每次为3～5s，通过调节电路元件参数来实现。根据上述分析，数字闹钟的总体方案已经明确，可

4、画出如图29-2所示的方案框图。...三、电路的组成1.标准时间源本部分电路确定时钟的时间基准。本实例是实验性的课题，为简便起见，由以下方案来完成：采用50Hz的220V交流市电作为标准时间源，其频率稳定度可达10-2／24h。其参考电路如图29-3所示。图中衰减器可用小型降压变压器完成；整形电路由与非门构成的施密特电路完成；而两级分频电路由74LS90完成。这样就得到了驱动TTL电路的秒脉冲信号源。74LS90是一种中规模的二一五－十进制异步计数器，其内部结构是一个二分频和一个五分频电路，可以独立地作为二进制和五进制计数器使用，同时进行适当的连接又可以构成十进制计数器。

5、74LS90管脚引线如图29-4，功能表如表29-1所示。表29-174LS90功能表复位输入R0（1）R0（2）置位输入R9（1）R9（2）时钟CP输出QDQCQBQA工作模式11110××0××00000000异步清零0××01111××10011001异步置数0×0××0×00××00××0↓↓↓↓计数计数计数计数加法计数...74LS90内部逻辑电路图如图29-5所示，它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中FA触发器构成一位二进制计数器；FD、FC、FB构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端R01、R02

6、和置“9”端R91、R92，其中置“9”端R91、R92是供BCD9的补码应用设置的。74LS90具有如下的五种基本工作方式：（1）五分频：即由FD、FC、和FB组成的异步五进制计数器工作方式。（2）十分频（8421码）：将QA与输入B联接，可构成8421码十分频电路。（3）十分频（5421码）：将五进制计数器的输出端QD接二进制计数器的脉冲输入端A，即可构成5421码十分频工作方式。（4）六分频：在十分频（8421码）的基础上，将QB端接R01，QC端接R02。其计数顺序为000～101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R01和

7、R02的方式使电路置“0”。（5）九分频：QA→R1、QD→R2，构成原理同六分频。此外，据功能表可知，构成上述五种工作方式时，R91、R92端最少应有一端接地；R01、R02端亦必须有一端接地。根据上述关于74LS90芯片的使用说明，可设计出5分频和10分频的电路，它们的计数输出状态变化如图29-6所示。将5分频和10分频的电路串接起来，就构成了50分频的电路，可将从整形电路输出的50Hz脉冲信号变换为1Hz的秒脉冲信号，作为数字闹钟的计时标准信号。分频电路的电路图如图29-7所示。...2.计数、译码、显示电路（1）时、分