带有校时功能地数字闹钟.doc

《带有校时功能地数字闹钟.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、电子课程设计--带有校时功能的数字闹钟目录一、设计任务与要求-3-二、总体框图-3-三、选择器件-4四、功能模块-41、分频器div_clk模块……………………………………………………………-42、秒计时second模块……………………………………………………………-53、分计时minute模块……………………………………………………………-74、小时计时hour模块……………………………………………………………-85、寄存jicun模块………………………………………………………………-106、选择时间输出time_show模块…

2、……………………………………………-127、闹钟响时长控制time_control模块…………………………………………-148、闹钟控制naozhong模块………………………………………………………-159、扫描seltime模块……………………………………………………………-1710、数码管显示deled模块………………………………………………………-1911、3-8译码器decode3_8模块…………………………………………………-20五、总体设计电路图1、总体电路原理图……………………………………………………………-22-2

3、、总体电路仿真图……………………………………………………………-23-3、管脚分配……………………………………………………………………-24-4、硬件验证情况………………………………………………………………-24-六、心得体会26带有校时功能的数字闹钟一、设计任务与要求1、具有时、分、秒显示功能，以二十四小时循环计时。2、具有稳定的校时功能（预置数法），具有调时调分的功能，可调至任意时、分进行校时。3、具有闹钟功能，实现分/时闹钟设置，闹钟起闹时间为3s-5s，并在此时间段可手动调节。附加功能：具有再整点报时功能，整点报时的同时l

4、ed灯花样显示。二、总体框图计数模块译码模块七段显示数码管计数控制模块闹钟控制模块响铃控制模块外部时间控制信号外部时钟信号外部闹钟控制信号外部控制响铃时间分频器扫描模块上图为总体设计框图，主要有计数模块，闹钟模块和扫描译码显示模块组成。分频器在外部时钟信号的作用下实现分频后将其分频信号分别输出给计数模块和扫描模块。在分频信号（秒脉冲）作用下计数模块实现计数功能实现24小时计数功能，但其计数功能是在以BCD码形式所记录的。这就需要扫描电路去扫描计数模块所输出的时间在500HZ脉冲下经过译码器将其译成共阴数码管所对应的二进制数进行显示

5、，最终显示的为24小时时钟。若有闹钟信号进入时，其闹钟信号经过计数控制有一二进制数经过扫描电路译码电路数码管后，最终显示闹钟时间。之后闹钟信号无作用后显示时钟信号。闹钟时间与正常时间相同后外部控制响铃信号控制响铃时间。外部时间控制信号可控制时间的校验。一、选择器件1、pc机一台。2、CPLD/FPGA适配器板：标准配置EPF10K10LC84-4接口板，下载接口是数字芯片的下载接口（DIGITALJTAG），主要用于CPLD/FPGA芯片的数据下载。3、实验箱：装有七段数码管及蜂鸣器等，七段数码管字形及真值表如下七段数码管字形如下

6、：七段数码管真值表如下：表1七段数码管真值表、二、功能模块各个功能模块及作用如下1)、分频器div_clk模块其程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclk_divisport(clk_in:instd_logic;div_outa,div_outb:outstd_logic);endclk_div;architectureaofclk_divissignalfre_na:integerrange0to500

7、00000;signalfre_nb:integerrange0to100000;signalclk_tmpa:std_logic;signalclk_tmpb:std_logic;begindiv_outa<=clk_tmpa;div_outb<=clk_tmpb;process(clk_in)beginiffalling_edge(clk_in)theniffre_na>49999999thenfre_na<=0;clk_tmpa<=notclk_tmpa;elsefre_na<=fre_na+1;endif;iffre_nb

8、>99999thenfre_nb<=0;clk_tmpb<=notclk_tmpb;elsefre_nb<=fre_nb+1;endif;endif;endprocess;enda;该模块实现的功能是分频。clk_in输入一个50MHZ的脉冲信号，