FPGA中的多时钟域设计.doc

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1、FPGA中的多时钟域设计　　觉得这篇文章很好，因此在这里翻译一下——或者也可以说是按我的理解加中文注释。　　MulTIple,independentclocksareubiquitousinsystem-on-chip(SoC)design.MostSoCdeviceshavemulTIpleinterfaces,somefollowingstandardsthatuseverydifferentclockfrequencies.在一个SOC设计中，存在多个、独立的时钟，这已经是一件很平常的事情了。大多数的SOC器件都具有很多个接

2、口，各个接口标准都可能会使用完全不同的时钟频率。　　Manymodernserialinterfacesareinherentlyasynchronousfromtherestofthechip;someactuallyderivetheirclocksdirectlyfromtheincomingdatastreams.Thereisalsoatrendtowarddesigningmajorsub-blocksofSoCstorunonindependentclockstoeasetheproblemofclockskewac

3、rosslargechips.例如对于现代的串行通信接口而言，它们自然而然地就与芯片的其余部分是不同步的，因为它们的时钟有时候就是直接从数据流中恢复出来的。而且，现在还有一个趋势，就是有时候为了在避免大芯片中令人头痛的所谓”cloclskew”问题，索性让各个子模块都具有独立的时钟。　　Forallofthesereasons,designersworkingonSoCprojectsarevirtuallycertaintoencountermulTIpleclocksandtobefacedwiththedesignoflog

4、icinterconnecTIngtwoportionsofthechiprunningonindependentclocks.Eachsuchportionisknownasaclockdomain.Theinterfacebetweenlogicondifferentclocksiscalledaclockdomaincrossingorclockdomainboundary.TheproperhandingofsignalsacrossclockdomainboundariesiscriticalforsuccessfulS

5、oCdesign.因为以上原因，进行SOC设计时，常常要考虑工作在不同时钟下的两个部分逻辑之间的互连问题，而每个部分，都可称之为“时钟域”，连接它们之间的那部分数字逻辑可称为“时钟边界”或所谓“跨时钟域”。合理地处理跨时钟的问题，对于一个成功的SOC设计来说非常关键。　　Problem#1:Meta-stability　　Thefirstmulti-clockproblemthatdesignersmustconsideristhatofmeta-stabilityassignalspassfromoneclockdomainto

6、another.Mostdesignersunderstandthatmeta-stabilityisarealprobleminrealcircuits;themodernabstractionsofRTLdesignandstatictiminganalysiscan’tentirelyshielddesignersfromhavingtoworryabouttheunderlyingphysics.1)亚稳态多时钟域设计的第一个问题，便是信号从一个时钟域传输到另一个时钟域的时候，可能会出现亚稳态。许多设计者都知道，在真实的电

7、路中的确会存在所谓亚稳态的问题。但是，在现代的FPGA设计中，即使设计者面对的是RTL级抽象和静态时序分析，却仍然不能完全将这个问题拒之门外，因为抽象的掩盖之下，我们仍然避免不了真实的物理规律。　　Wheneverasignalentersaclockedcircuitelement,suchasaflip-flop,tooclosetotheclock,thereisthepotentialformeta-stability.Whenthishappens,theflip-flopmaynotimmediatelysettlet

8、oaknownvalue.Itiscriticalthattheoutputsignalfromtheflip-flopnotbeuseduntilithassettled.任何时候，一个信号输入到一个时钟触发的电路——例如一个D触发器，当信号(跳