eda实验报告(两位十六进制计数器)

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1、计算机09-3班郑秀枫09081311实验二两位十六进制计数器一、实验目的1、继续熟悉Quartus环境2、熟练掌握VHDL语言设计流程3、了解Verilog语言的基本使用4、熟悉DE2开发板上的时钟信号就LED显示器的使用二、实验任务1、完成第三章最后的实例，用7段数码管显示两位16进制数，clk输入用FPGA上的50M信号2、用VerilogHDL实现SW输入4位二进制数，用7段数码管按十进制显示输出同时用LED灯显示三、实验步骤1、用VHDL实现两位16进制计数器（1）新建VHDL源文件，命名为cn4e.vhd，设计实现一位16进制计数器，其代码如图2-1所示。计算机0

2、9-3班郑秀枫09081311图2-1图2-2（1）新建VHDL源文件，命名为vhdl2s，设计实现七段数码管译码器，其代码如图2-2所示（2）新建VHDL源文件，命名为fenpin，设计实现分频电路，将输入的50MHz的时钟信号变为1Hz的时钟信号，其代码如图2-3所示图2-3图2-4（3）新建VHDL源文件，命名为my_pkg，将上三步实现的原件例化到my_pkg程序包中，方便以后使用，其代码如图2-4所示。（4）新建VHDL源文件，命名为counter16，利用已经例化的三个原件实现两位16进制计数器及输出到七段数码管显示的电路（如图2-5），保存后将其设置为顶层文件，

3、编译查看是否有错误。图2-5（5）计算机09-3班郑秀枫09081311新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，观察输出端波形与输入信号关系是否正确。若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。1、用Verilog实现十进制数显示（1）新建Verilog源文件，实现SW输入4位二进制数，用7段数码管按十进制显示输出同时用LED灯显示，代码如图2-6所示图2-6（2）编译成功后，新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，

4、观察输出端波形与输入信号关系是否正确。若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。一、实验现象1、两位16进制计数器代码下载到开发板之后，会看到1号和0号七段数码管每隔1秒就显示一个数字，从00到FF，周而复始。2、将显示十进制数程序下载到开发板，拨动SW3~0，与之对应的红色LED灯就会亮起，5号和4号七段数码管显示与这个二进制数对应的十进制数。计算机09-3班郑秀枫09081311中国石油大学（华东）实验报告课题名称EDA设计实验项目名称实验二两位十六进制计数器专业计算机科学

5、与技术姓名孙文吉