一种基于fpga和10mhz 恒温晶振的脉冲信号源

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1、一种基于FPGA和10MHz恒温晶振的脉冲信号源编程实现Z倍倍频模块，对10X/Y（X和Y都是整数）MHz输出频率再次进行Z倍倍频，从而获得10X/Y*Z（Z的取值范围1~65535）MHz输出频率。2具体设计根据图1的设计方案，要依据标准的10MHz频率获得其它的时钟频率，只要准确的设置FPGA内锁相环的倍频数以及设计好后面的分倍频模块即可。虽然上述方法理论上可产生任意频率的时钟信号，但在实际应用中，由于受具体FPGA芯片特性的限制，所能够输出的时钟频率会根据不同FPGA芯片的不同而有所不同。对于以Altera公司的FPGA芯片EP2C5

2、T144C8N为载体的系统，所能够输出的时钟频率Fout被分为两类，一类是Fout正好满足10*X/Y，其中X、Y都是整数且（10*X/Y）运算结果也为整数。另一类是Fout不能满足（10*X/Y）运算结果为整数且Fout<10MHz。2.1对（10*X/Y）运算结果为整数的处理对于输出时钟频率满足（10*X/Y）运算结果为整数的情况，可直接通过FPGA的锁相环倍数的设置实现。例如要输出12MHz时钟信号，可设置X=6，Y=5即可。具体步骤如下：（1）通过FPGA设计软件quartus，在quartus中调出PLL锁相环设置，选择输入

3、时钟10M，见图2。（2）选择next,在时钟输出设置中设置倍频分频比为6/5,得到12M时钟信号的输出，其他设置保持默认，见图3。（3）点击finish生成锁相环：inclk0为输入10M时钟，c0为输出12M时钟。2.2对（10*X/Y）运算结果不为整数的处理当输出时钟频率无法通过PFGA芯片内的锁相环倍频后再分频获得时，可将PFGA芯片的时钟频率分频至一个非常低的时钟频率，比如1Hz。然后再对该时钟频率进行倍频处理。Fout=(10*X/Y)*Z；其中Fout<10MHz，Z<65536且为整数；例如要输出32768Hz时

4、钟信号，可将PFGA芯片的时钟频率分频至1Hz，令Z=32768即可。具体设计如图4。倍频模块的结构如图4所示，其中包括高精度计数器模块、32位除法器模块、倍频信号发生器模块、信号分频器模块、计数补偿模块、倍频数设置等模块。为了使Fout=Z*Fin，并且能跟踪Fin的频率，整个系统必须是一个闭环结构。该闭环结构由高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、高精度计数器模块、计数补偿模块组成。以完成输出信号Fout对输入信号Fin频率的追踪和Z倍倍频。根据输入信号Fin的频率实时调节输出信号Fout的频率，即使输入信号F

5、in的频率突然发生很大的改变，输出信号Fout的频率也能快速的跟踪，完成频率的同步。2.3模块功能高精度计数器模块用以测量输入信号Fin和分频信号Fout1的周期，该模块由上升沿提取模块和计数模块组成。由于实际应用中输入信号的上升沿可能不是很标准，有时候甚至出现抖动，而FPGA对于信号的上升沿检测十分敏感，输入信号的上升沿抖动会导致FPGA检测成多个上升沿，引起后级模块运行出错。上升沿提取模块通过延时逻辑运算，防止了上升沿抖动，提取出有效的上升沿信号。计数模块由高频时钟作为计数时钟，上升沿提取模块提图2：选择输入时钟10M图3：设置倍频分频

6、图4：倍频结构电子技术•ElectronicTechnology106•电子技术与软件工程ElectronicTechnologySoftwareEngineering