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1、FPGA芯片APA150及其应用
2、第1lunouseg(this)">逻辑单元是ＰｒｏＡＳＩＣＰｌｕｓ器件的基本组成单元，用以实现基本的逻辑功能。ＡＰＡ１５０内部有６１４４个逻辑单元，每个逻辑单元有三个输入端和一个输出端。通过适当编程配置Ｆｌａｓｈ开关的状态，可将逻辑单元设置成为具有三个输入的、除了异或功能之外的任意逻辑功能块，例如与非门、具有清零或置位端的锁存器或Ｄ触发器等。多个逻辑单元互连还可以实现更复杂的逻辑功能。一般的复杂性和随机性设计可在逻辑单元中实现，但为了提高硅片的利用率和器件的性能，一些较为复杂的功能应通过内
3、嵌的随机存储单元来完成。ＡＰＡ１５０内嵌１６个共３６ｋｂｉｔｓ的ＲＡＭ块（２５６×９），这些ＲＡＭ块可以非常方便地实现一些规模不太大的ＦＩＦＯ、双端口ＲＡＭ等功能。每个ＲＡＭ块均包含如下３个部分：500)this.style.ouseg(this)">（１）数据区；（２）总线，包括９位输入数据总线（第９位是奇偶极性位）、读和写各８位地址总线和输出数据总线；（３）读／写控制，读和写可以独立编程配置为同步或异步工作方式，以适应电路设计的灵活性和时序安排。另外可以根据设计要求级联或堆叠多个ＲＡＭ块，以得到更大的宽度或深度。因为这些
4、片内存储器的读、写比片外ＲＡＭ快得多。Ｉ／Ｏ块主要用于提供管脚到内部信号线的接口并负责输入输出的电气特性控制。通过编程配置Ｉ／Ｏ块可使Ｉ／Ｏ管脚具有输入、输出、双向缓冲或三态驱动等功能，其内部结构如图１所示。将控制上拉电阻接到每个Ｉ／Ｏ管脚可以防止器件在非正常工作时管脚出现悬浮；通过控制输出信号的电压摆率可满足低噪声或高转换速度的要求。如将ＶＤＤＰ接到电源，那么，当ＶＤＤＰ为２．５Ｖ时，输入电压或输出高电平为２．５Ｖ；而当ＶＤＤＰ为３．３Ｖ时，输入电压可为２．５Ｖ／３．３Ｖ，输出电平则与２．５Ｖ或３．３Ｖ系统兼容。ＡＰＡ１
5、５０器件内部遍布一系列四个级别水平和垂直的连接线：其中超高速本地线用于连接相邻逻辑单元；有效长线则可实现远距离和高扇出连接，其长度可以跨越１、２或４个逻辑单元；另外，高速甚长线常用于甚长或甚高扇出连接，它可以跨越整个器件；高性能全局线常用以连接全局管脚到内部的逻辑单元，如分配作时钟、复位的管脚等。诸多连接线与逻辑单元或其它块的连接状态由上电即可在系统内编程的Ｆｌａｓｈ开关来决定，其结构如图２所示。其中，浮动栅的作用是通过充电或放电来设定连接两个金属线路之间的开关状态。由于可编程器件或开关器件未发生任何物理变化，因此通过材料分
6、析探测不到任何结果。发生变化的只有浮动栅的电子数，因此，基于Ｆｌａｓｈ的ＡＰＡ１５０比采用其它工艺（如反熔丝）的ＦＰＧＡ更难以反求和复制。500)this.style.ouseg(this)">３ 管脚功能和主要参数３．１管脚功能ＡＰＡ１５０的封装形式有１００脚ＴＱＦＰ（薄型四方扁平封装）、２０８脚ＰＱＦＰ（塑料方型扁平式封装）、４５６脚ＰＢＧＡ（塑料球栅阵列封装）以及１４４、２５６脚ＦＢＧＡ（微间距球栅阵列）封装等形式。使用时可根据所设计的系统选择适当的封装。下面以１００脚的ＴＱＦＰ为例介绍其管脚功能，具体如表１所列。表1
7、APA150的管脚功能管脚名管脚号管脚描述VDD17,37,68,89接2.5V，作为芯片电源VDDP26,39,40,76,87,100接2.5V或3.3V，作为I/O驱动电压I/O2～8,18～24,27～36,41～46,57～59,69～74,77～85,90～99可用作输入、输出、三态或双向缓冲，作输入、输出时兼容TTL和CMOS电平，不用的输入管脚应接上位电阻GL11,16,60,65全局管脚，可作为低时滞时钟或其它全局信号输入，也可以作为普通I/O使用NPECL13,63除了标准I/O口，APA150芯片还提供
8、低电压正射极耦合逻辑（LVPECL）标准的差分I/O接品，NPECL、PPECL分别为负、正极性输入，二者比较的结果将送给内部锁相环。不用时空接PPECL15,61TMS49测试模式选择，用于控制边界扫描电路TCK47测试时钟，同时是边界扫描的时钟输入（最大为10MHz）TDI48测试数据输入，作为边界扫描的串行输入TDO54测试数据输出，作为边界扫描的串行输出TRST55测试复位输入，作为边界扫描的异步复位端，低电平有效RCK56运行时钟，编程时用来取代不可靠的TCKVPP52编程器电源，范围是0～16.5V，也可以空接，
9、Actel推荐空接或连接至VDDPVPN53编程器电源，范围是0～-13.8V，也可以空接，Actel推荐空接或接地AVDD14,62内部锁相环电源脚，接2.5V电压，它与地之间应有一个合适的去耦电容以减小噪声；不用内部锁相环时该管脚空接AGND12,64内部锁相环地端GLMA10,66多
