电子设计自动化实验

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1、电子设计自动化实验指导书电子技术教研室4实验一半加器和全加器的设计一、实验目的1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握MAXPLUSII的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数A加数B和数S进位数C0000011010101101半加器逻辑表达式：；2.全加器的设计全加器

2、除考虑两个加数外，还考虑了低位的进位。全加器真值表：00000001104010100110110010101011100111111全加器逻辑表达式：；3、利用半加器元件完成全加器的设计（1）图形方式其中HADDER为半加器元件。四、实验步骤1、完成图形半加器设计。2、完成VHDL半加器设计与仿真（记录仿真波形）。3、完成VHDL全加器设计与仿真（记录仿真波形）。4、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？4实验二多路选择器一、实验目的1．熟练掌握多路

3、选择器的设计方法；2．用VHDL语言中不同的语句来描述。二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0，dl，d2，d3的信号，并使其能在Q上输出。S1S0Q00d001d110d211d3XX0三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。2、通过仿真下载并通过硬件验证实验结果。四、实验报告要求l、写出几种不同的VHDL源程序；2、画出电路的时序仿真波形；3、分析不同VHDL语句的优劣；4、写出设计心得体会。五、思考题：1、如何

4、设计一个3选1的选择器？4实验三JK触发器的设计一、实验目的1、掌握JK触发器的原理；2、掌握JK触发器的VHDL描述;3、掌握VHDL中信号的特性与使用方法。二、实验内容1、完成JK触发器的VHDL设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理JK触发器是基本的时序电路。在这次实验中要注意时钟信号的设置与判断，要求设计上升沿触发的JK触发器。具体设计程序由学生自己完成。四、实验步骤1、了解JK触发器的工作原理。2、用VHDL文本方式设计一个时钟上升沿触发的

5、D触发器。4、进行JK触发器的设计仿真（记录仿真波形）。5、进行JK触发器的设计下载与测试。五、思考题1、时钟边沿判断的方法有哪些？2、由D触发器元件可以构造出具有什么功能的电路？4