fpga实习报告

《fpga实习报告》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、实习报告一、目的和要求1、熟悉在EDA平台上进行数字电路集成设计的整个流程。2、掌握QuartusⅡ软件环境下简单VHDL文本等输入设计方法。3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。4、掌握利用QuqrtusⅡ的波形仿真工具验证设计的过程。5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。二、内容1、学习并掌握VHDL设计实体的基本结构、语言要素、设计流程等。2、了解在EDA平台上进行数字电路集成设计的整个流程，熟悉QuartusⅡ软件环境下简单VHDL文本等输入设计方法，掌握利用QuqrtusⅡ的波形仿真工具验证设

2、计的过程。3、理解RS触发器的设计原理，采用QuartusII集成开发环境，利用VHDL硬件描述语言进行设计。4、使用JTAG接口下载vhdl代码到可编程芯片（本次课程设计中使用的是EP2C8Q208C8套件），并调试到芯片正常工作为止。1实习报告一、过程（1）理解RS触发器设计的原理基本rs触发器可由两个与非门G1、G2的输入、输出端交叉连接而构成，它有两个输入端R、S和两个输出端Q、Q非。它的输入输出具有以下关系：当R端无效(1)，S端有效时(0)，则Q=1,Q非=0,触发器置1；当R端有效(0)、S端无效时(1)，则Q=0,Q非=1,触发器置0；当R、S端

3、均无效时，触发器状态保持不变；当R、S端均有效时，触发器状态不确定。（2）建立新的工程项目打开QuartusII软件，进入集成开发环境，点击File→Newprojectwizard建立一个工程项目，输入工作目录和项目名称，如下图一所示。图一项目的建立建立文本编辑文件：在软件主窗口单击file菜单后，单击new选项，选择VHDL选项，单击OK，进行文本编辑输入源程序rschq.vhd，代码如下所示。2实习报告libraryieee;useieee.std_logic_1164.all;entityrscfqisport(r,s:instd_logic;q,qb:

4、outstd_logic);endrscfq;architectureartofrscfqissignalq_temp,qb_temp:std_logic;beginprocess(r,s)beginif(s='1'andr='0')thenq_temp<='0';qb_temp<='1';elsif(s='0'andr='1')thenq_temp<='1';qb_temp<='0';elseq_temp<=q_temp;qb_temp<=qb_temp;endif;endprocess;q<=q_temp;qb<=qb_temp;endart;完成文本编辑后

5、，点击保存，注意保存时的文件名要与实体名一致，否则编译时会出错。3实习报告编译工程项目：在QuartusII主页面下，选择Processing—StartCompilation或点击工具栏上的按钮启动编译，直到出现“FullCompilationReport”对话框，点击OK即可。（1）对编辑的文本文件进行波形仿真在软件主窗口单击file菜单后，单击new选项，选择VectorWaveformFile选项，单击OK。在出现的波形仿真窗口中，按鼠标右键，在弹出菜单中选择InsertNodeorBus，出现如下图二所示的窗口。图二节点加入工具框在图二窗口中选择Nod

6、eFinder，将打开NodeFinder对话框，如下图三所示。在Filter中选择Pins：all，点击List按钮，在出现的图中左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击OK，端口加入到波形文件中。选择一段波形，通过左边的设置工具条，给出需要的值，设置完成激励波形，并进行保存。图三NodeFinder对话框4实习报告完成激励设置之后，设置功能仿真：选择Assignment—TimingAnalysisSettings--SimulatorSettings—Simulationmode选择Functional,生成网络表Processing—

7、GenerateFunctionalSimulationNetlist。然后点击快捷按钮，开始仿真，完成后得到波形如下图四所示，根据分析，功能符合设计要求。从波形仿真可以看到从输入到输出有一定的延时，大概在7ns左右。图四波形仿真结果（1）使用JTAG接口下载vhdl代码到可编程芯片（本次课程设计中使用的是EP2C8Q208C8套件），并调试到芯片正常工作为止。进行硬件验证的步骤如下：选择所用的FPGA器件—EP2C8Q208C8，以及进行一些配置。选择配置器件EPCS4，设置不需要使用的IO功能为ASinputs，tri-ststed。点击两次OK，回到主界面

8、。配置FPGA引脚：在进