数字电子电路实验报告z张妮竞男(实验一)1new

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1、题目:数字电路与逻辑设计姓名张妮竞男学院信息与通信工程学院专业通信工程班级2011211106学号2011210184班内序号31#2013年4月16日老师：您好，由于我的失误，误以为应该交实验报告要求是电子版的，知道的时候已经没有时间抄在纸上了，我有认真写了这次的报告，所以对这个实验已经有了深刻理解。下次一定认真写在纸上，再次跟您说对不起了。题目：QuartusII原理输入法设计一、实验名称和实验任务要求（一）、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。（二）用实验内

2、容一中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用薄码开关设定输入信号，发光二级管县设输出信号。用3线-8线译码器（74LS138）和逻辑门电路设计实现函数F＝＋ABC，仿真验证其功能，并下载到实验板测试。要求用薄码开关设定输入信号，发光二极管显示输出信号。（三）二、设计思路和过程（一）全加器与半加器原理及电路设计1．半加器实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真

3、值表如表1所示。由表1可直接写出半加器可以利用一个集成异或门和与门来实现，如图2(a)所示。图2(b)是半加器的逻辑符号。表1半加器真值表ABSC0000011010101101（a）图2半加器逻辑图及其逻辑符号（b）2．全加器对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。由此可知，全加器有三个输入端，二个输出端，其真值表如表8-15所示。其中Ai、Bi分别是被加数、加数，Ci–1是低位进位，Si为本位全加和，Ci为本位向高位的进位。由真值表可分别

4、写出输出端Si和Ci的逻辑表达式和的逻辑表达式中有公用项，因此，在组成电路时，可令其共享同一异或门，从而使整体得到进一步简化。一位全加器的逻辑电路图和逻辑符号如下所示。全加器有两个半加器和一个或门组成，故模块由半加器（ha）和或门（or2a）（二）.3-8译码器的工作原理以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中A2、A1、A0为地址输入端，～为译码输出端，S1、、为使能端。下表为74LS138功能表，当S1＝1，＋＝0时，器件使能，地址码所指定的输

5、出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，＋＝X时，或S1＝X，＋＝1时，译码器被禁止，所有输出同时为1。3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S1+A2A1A0100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100××××11111111×1×××11111111二进制译码器实际

6、上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图3－2所示。若在S1输入端输入数据信息，＝＝0，地址码所对应的输出是S1数据信息的反码；若从端输入数据信息，令S1＝1、＝0，地址码所对应的输出就是端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。一、实验原理图及仿真波形3-8二进制译码器还能方便地

7、实现逻辑函数，如下图所示，实现的逻辑函数是F＝＋ABC作数据分配器图实现逻辑函数图由上右图可得该函数的设计原理图如下一、仿真波形图分析通过设计输入方波的周期完成A、B、C的8种不同组成方式，仿真后得到F。将波形图与三个函数的真值表相比较即可得到所设计的逻辑电路是否正确。当确定波形输出正确后，将程序下载到晶体板上，用开关与发光二极管的显示来判断设计是否正确二、故障及问题分析在整个过程中没有出现比较大的失误就是在StartSimulating时没出现了3个warning。在上网查找后，得到该问题与设计无关

8、，是系统自身缺陷的问题。下载到EPM7128SLC84-15时有时板子不能正常工作，后来检测到在设计时管脚所接的pin没有设计好。