eda技术与vhd学生考试卷以及答案new

《eda技术与vhd学生考试卷以及答案new》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、杭州电子科技大学2004年EDA技术与VHD学生考试卷答案考试课程EDA技术与VHDL考试日期2005年月日成绩参考答卷课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、单项选择题：（20分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。AA.软IPB.固IPC.硬IPD.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。DA.综合就是把抽象设计层次中的一种表示

2、转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRA

3、M的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4．进程中的变量赋值语句，其变量更新是_________。AA.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。DA.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。6．不完整的IF语句，其综合结果可实现________。AA.时序逻辑

4、电路B.组合逻辑电路C.双向电路D.三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥8．下列标识符中，__________是不合法的标识符。BA.State0B.9moonC.Not_Ack_0D.signall9．关于VHDL中的数字，请找出以下数字中最大的一个：__________。AA.2#1111

5、_1110#B.8#276#C.10#170#D.16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。BA.Max+PlusIIB.ModelSimC.QuartusIID.Synplify第1页共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1.VHDL超高速集成电路硬件描述语言2.FPGA现场可编程门阵列3.RTL寄存器传输级4.SOPC可编程片上系统5.EAB嵌入式阵列块三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL

6、描述，试补充完整。--N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;useIEEE.std_logic_arith.all;entitycounter_nisgeneric(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,e

7、n,clk,rst:instd_logic;q:outstd_logic_vector(width-1downto0));endcounter_n;architecturebehaveofcounterissignalcount:std_logic_vector(width-1downto0);beginprocess(clk,rst)beginifrst='1'thencount<=(others=>‘0’);――清零elsifclk’eventandclk=‘1’then――边沿检测ifload='1'then

8、count<=data;elsifen='1'thencount<=count+1;endif;endif;endprocess;q<=count;endbehave;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题1LIBRARYIEEE;2USEIEEE.STD_LOGIC_1164.ALL;3useieee.std_logic_unsinge