实验一 4位全加器的设计(1)

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1、实验一4位全加器的设计一、实验目的：1熟悉QuartusⅡ与ModelSim的使用；2学会使用文本输入方式和原理图输入方式进行工程设计；3分别使用行为和结构化描述方法进行四位全加器的设计；4理解RTL视图和TechnologyMap视图的区别；5掌握简单的testbench文件的编写。二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图

2、的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityf_add_bevisport(A:instd_logic;B:instd_logic;CIN:instd_logic;S:outstd_logic;CO:outstd_logic);endentity;architecture

3、bevoff_add_bevisbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);endbev;VHDL源程序如下（行为描述）的RTL与technologymap视图VHDL源程序如下（数据流描述）：libraryieee;useieee.std_logic_1164.all;useieee.numeric_std.all;entityf_add_flisport(A:instd_logic;B:instd_logic;CIN:instd_logic;S:OUTstd_logic;CO:out

4、std_logic);endentity;architecturefloff_add_flisbeginS<=AXORBXORCIN;CO<=((AXORB)ANDCIN)OR(AANDB);endfl;VHDL源程序如下（数据流描述）的RTL与technologymap视图：VHDL源程序如下（结构化描述）：libraryieee;useieee.std_logic_1164.all;useieee.numeric_std.all;entityf_add_conisport(A:instd_logic;B:instd_

5、logic;CIN:instd_logic;S:OUTstd_logic;CO:outstd_logic);endentity;architectureconoff_add_conisCOMPONENThadd_vhdPORT(a:INSTD_LOGIC;b:INSTD_LOGIC;co:OUTSTD_LOGIC;s:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALS1:STD_LOGIC;SIGNALCO1:STD_LOGIC;SIGNALCO2:STD_LOGIC;beginh_add1:hadd_

6、vhdportmap(a=>a,B=>B,S=>S1,CO=>CO1);h_add2:hadd_vhdportmap(a=>S1,B=>CIN,S=>S,CO=>CO2);CO<=CO1ORCO2;endcon;VHDL源程序如下（结构化描述）的RTL与technologymap视图：Testbench文件源程序如下：LIBRARYcycloneiii;LIBRARYieee;USEcycloneiii.cycloneiii_components.all;USEieee.std_logic_1164.all;ENTITY

7、f_add_fl_tbISEND;ARCHITECTUREf_add_fl_tb_archOFf_add_fl_tbISSIGNALA:STD_LOGIC:='0';SIGNALCO:STD_LOGIC;SIGNALCIN:STD_LOGIC:='0';SIGNALB:STD_LOGIC:='0';SIGNALS:STD_LOGIC;COMPONENTf_add_flPORT(A:inSTD_LOGIC;CO:bufferSTD_LOGIC;CIN:inSTD_LOGIC;B:inSTD_LOGIC;S:bufferST

8、D_LOGIC);ENDCOMPONENT;BEGINDUT:f_add_flPORTMAP(A=>A,CO=>CO,CIN=>CIN,B=>B,S=>S);A<=NOTAAFTER0.25US;B<=NOTBAFTER0.5US;CIN<=NOTCINAFTER1US;END;功能仿真波形如下：时序仿真波形如下：3