基于fpga定时闹钟实验说明书

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1、西南科技大学电工学，电子技术学生实验报告课程名称FPGA技术课程设计实验课题定时闹钟班级电子0902指导老师龙惠民评分实验小组2012年4月25日46实验课题：定时闹钟实验时间：2012年4月16日—4月30日实验小组成员：一．设计要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用。电子钟要求如下：（１）计时功能：4位LED数字时钟对当前时间的小时和分钟进行显示，显示的最长时间为23小时59分。（２）设置并显示新的闹钟时间：用户先按“set”键，再用数字键“0”～“9”输入时间，然后按“alarm”键确认。在正常计时显示状态

2、下，用户直接按下“alarm”键，则已设置的闹钟时间显示在显示屏上。（３）设置新的计时器时间：用户先按“set”键，再用数字键“0”－“9”输入新的时间，然后按“time”键确认。在输入过程中；输入的数字在显示屏上从右到左依次显示。例如，用户要设置新的时间12：00，则按顺序输入“l”，“2”，“0”，“0”键，与之对应，显示屏上依次显示的信息为：“1”，“12”；“120”，“1200”。如果用户在输入任意几个数字后较长时间内，例如5秒，没有按任何键，则计时器恢复到正常的计时显示状态。（４）闹钟功能：如果当前时间与设置的闹钟时间相同，则

3、扬声器发出蜂鸣声；二．设计流程461.顶层设计顶层设计结构2.各模块原理根据顶层设计结构，初步将定时闹钟分为分频器，计时模块，显示模块，闹钟模块。（1）.计时模块包括秒计时子模块（sec），分计时子模块（min），时计时模块（hour），以及主控子模块（control）。其工作原理：为妙计时子模块送1HZ脉冲，但秒计数达60时，秒计数器清零，秒进位信号为‘1’，并作为分计数器的时钟信号。每产生一个秒进位信号，分计数器加‘1’。同样，分计数达60时，计数器清零，并产生一个分进位信号，作为时的时钟信号，每产生一个分进位信号，时计数器加1，当计

4、数器达24时，计数器清零。如图2图2程序代码：modulesec(clk,rst,sec_h,sec_l,co);//秒计数模块；46inputclk,rst;//时钟信号clk，复位信号rst。outputreg[3:0]sec_h;//计数器的十位outputreg[3:0]sec_l;//计数器的个位outputregco;//进位信号coalways@(posedgeclkorposedgerst)beginif(rst)beginsec_h=0;sec_l=0;endelseif(clk)beginif(sec_l==4'd9)

5、beginsec_l<=0;if(sec_h==4'd5)sec_h<=0;elsesec_h<=sec_h+4'd1;endelsesec_l<=sec_l+4'd1;endendalways@(sec_horsec_l)beginif(sec_h==4'd0&&sec_l==4'd0)co<=1'b1;elseco<=1'b0;endendmodule功能仿真结果时序仿真结果modulemin(rst,sec_co,min_h,min_l,co);//分计时模块inputrst,sec_co;//时钟信号sec_co,复位信号rsto

6、utputreg[3:0]min_h;//计数器十位outputreg[3:0]min_l;//计数器个位outputregco;//进位信号coalways@(posedgerstorposedgesec_co)if(rst)beginmin_h=0;min_l=0;endelseif(sec_co)beginif(min_l==4'd9)46beginmin_l<=4'd0;if(min_h==4'd5)min_h<=4'd0;elsemin_h<=min_h+4'd1;endelsemin_l<=min_l+4'd1;endalwa

7、ys@(min_hormin_l)beginif(min_h==0&&min_l==0)co<=1'b1;elseco<=1'b0;endendmodule功能仿真时序仿真结果modulehour(rst,min_co,hour_h,hour_l);//时计时模块inputrst,min_co;//复位信号rst，时钟信号min_co;outputreg[3:0]hour_h;//计数器的十位outputreg[3:0]hour_l;//计数器的个位always@(posedgerstorposedgemin_co)if(rst)begi

8、nhour_h=0;hour_l=0;endelseif(min_co)beginif(hour_l==4'd3&&hour_h==4'd2)beginhour_h<=4'd0;hour_l<