cycloneiii设计向导

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1、CycloneIII设计向导第一篇：芯片选型  1.考虑器件的资源，包括LE,ram资源，硬件乘法器，PLL，全局时钟网络等。总体来说，对于FPGA设计，资源一定要留有余量，否则最后的时序收敛会比较困难。我认为使用80%左右是比较合适的。对于资源使用量在95%以上的设计，除了时序收敛，可能还会遇到一些你想不到的问题。  A.LE是5K到120K。要对设计需要的资源做一个估算，120K，对于大部分的应用，应该是一个很大的数字了。  B.ram资源为400K-3888Kbit.注意ram块的大小都是9Kbit,有些模块，比如fifo，实际上用不到9K的资源。但不管你用多少，都得占用一

2、个ram（有些情况下占用0.5个ram)。所以ram的数量是否足够也得考虑。  C.乘法器的数量23-288个。注意是18*18bit的乘法器。实际使用时，要看应用需要的乘法器精度是多少。D.PLL的数量为2-4个。每个PLL可以输出5个时钟，一般的设计够用了。如果设计中的时钟很多，就得仔细考虑了。E.全局时钟网络为10-20个。一般够用，如果设计中有很多时钟或者很多扇出(fan-out)很大的信号,比如复位信号，也得仔细考虑。2.考虑引脚，封装和迁移A.引脚数量。设计前，就要考虑需要多少普通IO(LVTTL），这个应该是比较好计算的。电平有几种，因为一个bank只能1个IO电平

3、。需要多少LVDS管脚，一些小封装器件的LVDS管脚很少。B.封装。封装影响到引脚数量。还影响到焊接的难度。EQFP和PQFP当然好焊接也好拆卸，如果是BGA的，一般需要找专人焊接（需要专门的工具），价格也贵。布线难度：用BGA，还得出注意ballpitch(焊接球的间距）。1.0mm的当然比0.8mm的好布线。F780比F484的外圈引脚数量多，当然也好布线一些。体积：也就是芯片的大小了，比如用于移动和手持应用，就得考虑大小了。不过体积小，布线就难，所以这时pcb的层数往往从6层起，上不封顶。C.器件迁移。也就是相同封装，资源不同的器件可以直接替换使用。当然都得是Cyclone

4、III的器件。这样的好处在于，初期设计时可以用大规模的器件，设计成功后，根据实际的资源使用情况，更换更经济的器件来量产。具体的型号替换，文档上说得很清楚，这里就不说了。如果考虑型号替换设计，要仔细核对每个芯片的引脚文档，最后决定出画原理图时芯片的引脚定义。这里说一个技巧，那就是规模最大的芯片的引脚定义，一般是最接近的，但也会有修改。3.考虑器件速度    速度分为-6,-7,-8。-6是最快的，也是最贵的。每一档次速度相差20%,包括内部工作频率和IO速度。FPGA的实际最高工作频率和这些数字无关，和具体的设计相关。我的经验是，对于很多代码，-8的器件能跑到130MHz左右。以前

5、用CycloneII的-8器件，只能跑到110MHz左右。说明CycloneIII比II还是有进步的。  额外说一点，器件还分商业级，工业级和汽车三种类型。我们一般采购的都是商业级器件。差别在于温度范围和稳定性。如果产品的工作温度在在0-70度之间，稳定性要求也不是太高，用商业级就可以了。要求高，那就多出钱吧。1.早期功耗估计  需要提早就估算好芯片的功耗是多少，才能做好供电设计和散热设计。下面是Altera对于CycloneIII器件的功耗估计excel表格：http://www.altera.com.cn/support...neiii_epe_72sp1.xls如果设计已经

6、基本完成，QuartusII软件也可以根据实际设计估算功耗。2.I/O支持  A.三类I/O标准，包括Single-ended(单端），Voltage-referenced（参考电压），Differential（差分）。三者各有优缺点。不过在实际应用中，使用哪种标准，往往由FPGA连接的芯片决定。B.灵活的I/Obank。8个bank的I/O电压和Vref参考电压可以不一样，但在每个bank内部必须一致。在I/O电压确定的情况下，还可以有一定的兼容性。比如2.5V和3.3V的兼容性。C.外部内存接口。支持ddr,ddr2,qdrII，需要专门的管脚。以前的sdram和sram当然

7、也支持，不需要专门的管脚（把时钟脚小心处理更好）。使用top和bottom的bank速度更快，最快支持200MHz。这里简单介绍，做高速设计，得多查文档。D.Pin-Out文件。QuartusII工程编译后会生成该文件，里面对引脚的描述就是该引脚最终确定的功能。对这个文件的检查，可以帮助我们明确问题。一些多功能引脚，需要小心处理。3.选择FPGA配置方案下面是原文中的配置方案的表格，说得很清楚。    配置方案很多，包括Activeserial(AS)：单芯片，使用Altera的