基于可变延时cache架构的设计综述

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1、基于可变延时cache架构的设计综述摘要：本文通过精读的几篇关于基于可变延时的cache架构的论文，按照发展的历程写了本篇综述，同时介绍了每种设计的具体策略。关键词：可变延时cache架构性能优化1．引言可变性是处理器设计方面的一个需要着重考虑的方面，当今亚微粒技术迅速发展，很多交叉型的结构和耦合的现象变的越来越多，而且重要性也正在随之而增长，随之而来的是操作延时具有了可变性，传统的方法是在访问延时的方面具有一些硬性的解决办法，比如按同一延时进行访问。这种硬性的结果必然会给系统的整体性能带来很大的弊

2、端，影响系统性能的提高。[1]随着微电子技术的发展，处理器的芯片已经达到了一种极限的地步，现在各大处理器芯片生产厂家都来通过一芯多核的方式来提高芯片的处理能力，最近的英特尔公司甚至推出了80核的概念设计，目前主要走的是一种用资源换性能的方式，在当今的芯片中cache,多级cache占了很大的比例，因此cache的架构有效的设计也成为一种值得深入研究的问题，因为这样的架构对于提高计算机的整体运行性能有很大的帮助。笔者精读了五篇左右的关于应用cache访问来提高系统性能方面的论文，有了一些总体的概念性的

3、理解。基本的想法是找一片最新的关于此方面的论文来精读，然后按此文章的设计研究路线，来了解该论文方向的最近几年的研究情况，从历史演变的角度来做一分析，并且希望能够自己对该方向形成初步的思想，下面就从07年的一篇最新的文章入手作技术报告。2.nanoscaleprocessor处理器的变性延时的cache[1]在“variablelatencycachesfornanoscaleprocessor”这篇文章中，他们提出了一种自我调节时间的可变访问的cache架构来优化处理器的性能。这样架构主要利用了lo

4、ad访问延时的可变性。首先他们指出了在未来的芯片制造工艺中，由于一些因素的影响，比如说耦合容量等而造成的装载延时将会有一个很大的可变性。他们用SPICE的模拟来支持他们的观点，基于这种观点他们提出了一种管道cache架构，来支持这种延时可变性。同时他们也提出了指令调度和数据forwarding方面的机制来改进处理器的性能。下面我就从刚刚提到的几个方面来做一定的介绍。随着有线延时的增长，在芯片上设计cache架构带来了很大的负面影响，对于一个访问时间具有可变性是非常显著的。主要有两个原因：首先，数据放

5、置在物理位置影响了cache的访问延时，数据如果放置靠端口的话，那么一定比远离端口的访问的要快。其次，耦合容量也是影响交叉延时的一个重要因素，对于一个长的相互交叉的并行线集合，在这种情况下耦合容量占据装载总容量的大部分，由于紧邻的一些线的选择功能的不同，这些有线延时可能相差数倍。因此，耦合性已经成为决定访问延时的重要因素[2]。先前有人做过的一份工作，叫做NUCA(non-uniformcachearchitecture)，也是用来管理大的芯片级别的cache，通过开发子数组的可变性，NUCA允许离

6、处理器的数组有快速的访问速度，但是离的远的速度就会慢。同时，也更加关注低级别的cache，但是，这篇文章的关注点在于高级别cache，如一级cache。为了保证流水线操作的正确执行，为了保证两个在线的级别相互交叉的信号不受影响，为了实现这样的效果，必须让cache的周期时间设置的非常的大，以前的做法是这个样子的，这样将会产生严重的性能降级，在这种需求下，必须又一个强大的管道式的cache架构设计。管道减少了一个块的访问周期，把cache分成更多阶段的关键性的难以跨过的栏是bitline延时，bitl

7、ine不能被管道化主要是应为它上面的信号太弱了，并且不是数字形式的，枷锁只能在这些bitline信号放大后变成digital型后才能加锁。Bitline主要被两个部分装载，这两个部分主要是多重主存的cell容量和bitline的线的容量和阻力。因此bitline的延时主要取决于存储块的大小。Cache的访问延时主要可以分为五个部分，这五个部分主要包括：地址总线延时（DelayAD）、译码延时、字线延时、bitline信号放大延时和选择数据输出延时。管道注册机的位置取决于这些相关的的阶段的延时；另外一

8、个决定这些延时的重要特征是子存贮库，主存库被分成M更小的子存贮库。另外还有一个额外的地址字叫做存贮库地址选择M中的一个存贮块来读和写。这种技术减少了wordline和bitline并且减少了两者相应的所带来的wordline和用来放大bitline的延时。数组可以被分裂成水平和垂直的切割线，然而通过增加这些参数来减少cache命中延时的做法会带来相应区块、能量和延时的悬空的代价[3]。本论文中提出的管道话的四个阶段是：第一阶段是地址总线到译码阶段，第二阶段是译码阶段，